INFORME PREVIO N02: CIRCUITOS LATCH Y

LOS FLIP-FLOP
Cuestionario Previo:
1) Indique la diferencia entre los latches y los flip-flops.
Bueno a decir verdad la relacin entre ambos es muy grande pero sus
diferencias ms radicales pueden ser:
Los Latch es un circuito secuencial muy bsico que esta
retroalimentado, pero un Flip-flop es lo mismo solo que posee un
clock o seal de reloj adicional.
El latch es ms primitivo ya que posee mayor margen de error en sus
formas de memoria, a diferencia del Flip-flop que es ms preciso por
tener aadido un Detector de Flancos despus del Clock.
Mayormente el Latch es un Circuito Discreto a diferencia de las
distintos Chips o Circuitos Integrados muy baratos y comunes en el
mercado.
Los latch son el corazn del Flip-flop en todas sus variedades ya que
a su capacidad de memoria se le agrega la capacidad de establecer o
borrar la informacin en l.
2) Explicar la diferencia entre circuitos con entradas sncronas y con entradas
asncronas.
Como vemos ambas forma de entrada son en extremo tiles en toda unidad
de memoria en especial los Flip-flops, las diferencias entre ambas ms
claras son:
Una entrada sncrona esta siempre ligada a la seal de reloj y
depender de ella siempre, pero una entrada asncrona es totalmente
ajena al Clock.
La primera forma de entrada determina la salida si y solos si ocurre
un flanco de subida o de bajada, mientras el otro es indiferente al
Clock y puede borrar o establecer la salida cuando quiera.
La entrada sncrona es til para observar para establecer salidas
dinmicas o variables dependiendo del diseo del Flip-flop pero una
entrada asncrona siempre o establecer o borrar permanentemente
la unidad de memoria.
La entrada asncrona es fundamentalmente para establecer estados
de salidas anteriores al cambio propuesto por las entradas sncronas.
3) Explicar el funcionamiento de biestables bsicos con compuertas NOR y con
compuertas NAND.
Un biestable bsico es exactamente un Latch y los hay de dos tipos es decir
con compuertas NAND y NOR, a continuacin se explica su funcionamiento:
o Latch NAND, en la figura adjunta se observa su construccin muy
simple en donde se usa 2 compuertas NAND de cualquier familia

lgica (TTL, CMOS, ECL, BICMOS, etc.) Su

mecnica interna se sintetiza de la
siguiente manera:
1. SET = RESET = 1. Esta condicin es el
estado normal de reposo, y no tiene
efecto sobre el estado de la salida. Las
Salidas

Qy

permanecern

en

el estado
en el que se hayan
encontrado antes de esta condicin de entrada.
2. SET = 0, RESET = 1. Esta condicin siempre provocar que la
salida cambie al estado Q = 1, en donde permanecer an
despus de que SET regrese a ALTO. A esto se le conoce como
establecer el latch.
3. SET = 1, RESET = 0. Esta condicin siempre producir el estado Q
= 0, en donde permanecer la salida aun despus de que RESET
regrese a ALTO. A esto se le conoce como borrar o restablecer el
latch.
4. SET = RESET = 1. Esta condicin trata de establecer y borrar el
latch al mismo tiempo, y produce Q =

= 1. Si las entradas se

regresan a 1 en forma simultnea, el estado resultante ser

impredecible. Esta condicin de entrada no debe usarse.
Latch NOR, en la figura adjunta se observa su construccin muy
simple en donde se usa 2 compuertas
NOR. Su funcionamiento interna se
sintetiza de la siguiente manera:
1. SET = RESET = 0. Este es el estado
normal de reposo para el Latch
NOR y no tiene efecto sobre el
estado

de

la

salida.

Q yQ

permanecern en el estado que tenan antes de que se produjera

esta condicin de entrada.
2. SET = 1, RESET = 0. Esta condicin siempre establecer Q = 1, en
donde permanecer an despus de que SET regrese a 0.
3. SET = 0, RESET = 1. Esta condicin siempre borrar Q = 0, en
donde permanecer an despus de que RESET regrese a 0.
4. SET = 1, RESET = 1. Esta condicin trata de establecer y

restablecer el latch al mismo tiempo, y produce Q = Q

= 0. Si

las entradas se regresan a 0 en forma simultnea, el estado de

salida resultante ser impredecible. Esta condicin de entrada
jams debe usarse.
4) Generacin del flanco de un pulso, en el circuito mostrado utilizamos el
retardo de la puerta NOT que limita la frecuencia de trabajo, para conseguir

que el pulso efectivo del reloj CK dure unos pocos nanosegundos. Cmo
solucionar si el retardo impuesto por la puerta NOT no fuese suficiente?

Analizando la pregunta y el estado del problema se observa dos

posibilidades:
Si la puerta NOR posee un retardo demasiado pequeo, es el caso
menos probable pero si ocurriese se tendra tanto la seal A y B
exactamente opuestos lo que hara que no haiga flanco de subida en
este caso. La solucin sera cambiar los elementos externos del
Generado de la Seal de Reloj para hacer el clock ms veloz y
obtener una frecuencia apta que sea capaz de aceptar la puerta NOR,
recordemos lo tiempos de subida y bajada del chip NOR. O tambin
se coloca un BUFFER o un par mas de compuertas NOR despus del
primero es la solucin ms prctica ya que aumentara el retardo
rpidamente lo suficiente para disparar el flip-flop.
Si la puerta NOR posee un retardo demasiado grande, es el caso ms
probable para ello hacemos ms lento las transiciones del reloj de
manera que se pueda detectar el flanco, esto se hace manipulando
los elementos externos al 555 o al Smith Trigger por ejemplo.
5) Explique el funcionamiento del flip-flop SR sncrono implementado con
puertas NAND. Cmo deben ser los pulsos de reloj? Muestre con una tabla
de verdad.
Un flip-flop SR implementada con compuertas NAND se comporta de la
misma manera que el Latch NAND para ello se necesita de una seal de
reloj bien sincronizada; es decir, lo ms cuadrada posible. A continuacin se
muestra la tabla de verdad:
S

CLK

Q
Ambigua

Q0

(sin cambio)

Qu sucede con las salidas si, mientras el pulso de reloj CK est en 1, se

producen cambios en las entradas S y/o R?

No interesa si el CLK est en 1 o

en 0 lo que realmente interesa
son los flancos de subida o de
bajada ya que estos promueven
los disparos en la salida del flipflop. No se produce ningn
cambio en las entradas S o R y si
mantuviese en 1 el CLK entonces
el flip-flop se comporta como un
Latch NAND.
Explique el caso cuando un biestable es activado con flancos de pulsos de
reloj.
Bueno es exactamente igual como se explic para el Latch NAND solo que
se le agrego la seal de reloj y su respectivo detector de flancos, es decir
cuando ocurra en el CLK un flanco de subida o bajada se el flip-flop tomara
la salida respectiva que se determinara por las entradas sncronas y el
estado anterior, al flanco de subida o bajada, de la salida.
Cul es la ecuacin caracterstica de un biestable S-R?
Mayormente los Flip-flops SR usan en su interior, por factores de
comodidad, un latch tipo NOR y su Ecuacin Caracterstica es la siguiente:
Q (t+1) = S +

R
Q (T)

6) Explique el funcionamiento del flip-flop JK con seal de

reloj. Muestre la tabla de verdad. Cul es su ecuacin
caracterstica?
Su funcionamiento es exactamente igual al Flip-flop SR
excepto cuando ambas entradas sncronas J y K estn en 1, aqu ya no hay
ambigedad al contrario ocurre la conmutacin al estado anterior, al flanco
del CLK, de la salida. Su circuitera interna se muestra en la siguiente
imagen:

CLK

Q0

Q 0

(sin cambio)

(conmuta)

Su ecuacin caracterstica es:

Q (t+1) = J Q(t)

K
Q (t)

Si se le agrega las entradas asncronas se obtiene:

Q (t+1) = PR

+ CLR( J

Q(t)

K
Q (t))

7) Explique para qu se utilizan las entradas de prefijacin asncronas (PresetClear) (Set-Reset) en los flip-flops.
Bueno las entradas asncronas son tambin llamadas entradas
predominantes

CLEAR

y son conocidas como

PRESET

y son activas en bajo. Se usan mayormente

para dar estados deseados a los flip-flops en aplicaciones

como Registros o Contadores, en donde se necesita que
estn en borrados de antemano. Su funcionamiento es el
siguiente:

PRESET

CLEAR

= 1. Las entradas asncronas estn inactivas y el

Flip-flop es libre de responder a las entradas J, K y CLK; en otras

palabras, pueden llevarse a cabo la operacin con sincronizacin por
reloj.

PRESET

= 0;

CLEAR

= 1. La seal

PRESET

esta activa y Q se

establece en forma inmediata en 1, sin importar que condiciones estn

presentes en las entradas J, K y CLK. La entrada CLK no puede afectar al
Flip-flop mientras que

PRESET

= 1;

PRESET

CLEAR

= 0.

= 0. La seal

CLEAR

se activa y Q se

borra de inmediato para quedar en 0, sin importar las condiciones en las

entradas J, K o CLK. La entrada CLK no tiene efecto mientras que

CLEAR

PRESET

= 0.
=

CLEAR

= 0. Esta condicin no debe utilizarse, ya que

puede producirse una respuesta ambigua.

8) Utilizando mapas de Karnaugh, obtenga las ecuaciones caractersticas a

partir de las tablas de verdad para los biestables D y T.
Bueno ambos tipos de Flip-flop son derivados de los dos primeros, estos
derivados son:
Flip-Flop Tipo D: Ocurre cuando las entradas S-R o J-K son opuestas
mediante un inversor. A continuacin se muestra su smbolo, su tabla
de verdad y su mapa de Karnaugh:

Q(t)

Q(t)
D Q(t
)
0
0
0

CLK

Q(t+
1)
0

D
D

1
0
1

Su ecuacin caracterstica segn el Mapa K seria:

1
1 Q(t+1)
1

=D
Si se le agrega entradas asncronas:

Q(t+1) = PR +CLR(D)

Flip-Flop Tipo T: Ocurre cuando las entradas S-R o J-K son idnticas en
niveles lgicos. A continuacin se muestra su smbolo, su tabla de
verdad y su mapa de Karnaugh:

T Q(
t)
0 0

CL
K

Q(t+
1)
0

Su
ecuacin
1 1

Mapa K seria:

Q(t+1) = T

Q(t)

Q(t)

caracterstica

Si se le agrega

Q(t+1) = PR

segn

el

Q(t)

T
T

1
1

entradas asncronas:
+CLR(T

Q(t))

9) Muestre los smbolo

de
los
flip-flops
de
acuerdo a la norma ANSI/IEEE y a la norma IEC.
La simbologa IEC es la usada comnmente, a decir verdad en toda la
resolucin se ha usado pura simbologa IEC es la ms metdica y ms usada
para la enseanza de cursos de Sistemas Digitales. La simbologa ANSI/IEEE

es las ms reconocida a nivel mundial, por ello posee una gran reputacin
es un poco ms compleja que la propuesta por IEC pero a continuacin se
muestra algunos de los flip-flops usando esta simbologa.

10)
Presentar los diagramas esquemticos de los C.I, utilizados en esta
prctica, as como sus tablas de verdad.
Bueno los Circuitos Integrados a usar son 8 y se recomienda usar los de la
familia TTL. Comencemos:
Compuerta NAND

Compuerta NOR

Compuerta NOT

Compuerta AND

Flip-flop Tipo D

Latch Transparente

Flip Flop JK

Flip Flop JK especial

Los CI TTL siguen este orden: 7400, 7402, 7404, 7408, 7474, 7475, 7476 (x 2),
otros flip-flops (74112).

Bibliografa y Sitios Web:

Sistemas Digitales, Principios y Aplicaciones (Ronald Tocci)
Diseo Digital-Principios y Prcticas( Jhon Wakerly)
http://es.wikipedia.org/wiki/Latch
http://www.professorvalfredo.com.br/Download/Simbologia%20IEEE.pdf
http://www.futurlec.com
http://www.datasheetcatalog.org/datasheets/50/375708_DS.pdf