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YAHIAOUI
Systmes Numriques
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M. Rda YAHIAOUI
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Classification (suite)
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toutes
les
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PLD programm
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Exemple de P.A.L
Le plus clbre des circuits
versatile est certainement le P.A.L.
22V10 de chez AMD. Il permet
d'muler pratiquement tout les
autres types de P.A.L. et dispose
d'un circuit de remise zro des
registres la mise sous tension du
circuit.
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Chez AMD:
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Les CPLDs pour (Complex Programmable Logic Device) ont une capacit en
nombre de portes et en possibilits de configuration trs suprieure celle des
PALs. Leurs architectures sont bases sur celles des PALS. Un CPLD cest
lquivalent de plusieurs PALs mis dans le mme circuit associ une zone
dinterconnexion. Le nombres de portes peut varier entre 100 et 100 000 portes
logiques et entre 16 et 1000 bascules voir plus.
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Row-based architecture
consiste en une alternance de
ranges de modules logiques
programmables et de pistes
d'interconnexion.
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LE
Cellules I/O
Interconnexions :
Fusibles, antifusibles,
EEPROM, RAM
Structure CPLD
(Complex Programmable Logic Device)
Structure FPGA
(Field Programmable Gate Array)
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Organisation
fonctionnelle de
dveloppement dun
PLD.
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Une
description
VHDL
est
compose
de
2
parties
indissociables savoir :
-Lentit (ENTITY), elle dfinit
les entres et sorties.
- Larchitecture
(ARCHITECTURE), elle contient
les instructions VHDL
permettant de raliser le
fonctionnement attendu.
Un dcodeur 1 parmi 4.
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2.1) Le NOM_DU_SIGNAL.
Il est compos de caractres, le premier caractre doit tre une lettre, sa longueur est
quelconque, mais elle ne doit pas dpasser une ligne de code. VHDL nest pas
sensible la casse , cest dire quil ne fait pas la distinction entre les majuscules
et les minuscules.
2.2) Le SENS du signal.
- in : pour un signal en entre.
- out : pour un signal en sortie.
- inout : pour un signal en entre sortie
- buffer : pour un signal en sortie mais utilis comme entre dans la description.
2.3) Le TYPE.
Le TYPE utilis pour les signaux dentres / sorties est :
- le std_logic pour un signal.
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- le std_logic_vector pour un bus compos de plusieurs signaux.
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Dans ce type de
description, le
comportement de la
structure est directement
inscrit dans l'architecture
l'aide d'instructions
squentielles ou sous
forme de flow de
donnes.
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1) Les oprateurs.
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Commentaires
-Seul le signal CLK fait partie de la liste de
sensibilit. Daprs les rgles de fonctionnement
nonces prcdemment, seul un changement dtat
du signal CLK va dclencher le process et par
consquent valuer les instructions de celui-ci.
-Linstruction if (CLK'event and CLK='1') then permet
de dtecter un front montant du signal CLK. La
dtection de front est ralise par lattribut event
appliqu lhorloge CLK. Si on veut un
dclenchement sur un front descendant, il faut
crire linstruction suivante : if (CLK'event and
CLK='0').
-Les bibliothques IEEE possdent deux instructions
permettant de dtecter les fronts montants )
rising_edge(CLK)
ou
descendants
falling_edge(CLK).
- Si la condition est remplie alors le signal de sortie S
sera affect avec la valeur du signal dentre D. 66
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