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Universidad Militar Nueva Granada

Facultad de Ingeniera en Telecomunicaciones


Comunicaciones Digitales
Ing. Jos de Jess Rugeles

LABORATORIO 4
Phase Locked Loop (PLL)
Juan David Crdenas Acosta
Cd. 1400723
u1400723@unimilitar.edu.co

Abstract: In this lab report, we examined the


operation of a phase-locked loops (PLL), making
changes in the VCO (voltage controlled oscillator)
to understand the frequency response of the input
signal by changing the voltage. The PLL case of a
system in which the phase and frequency are fed
back are experienced both in its static
characteristic and dynamic characteristic as in, that
to analyze the behavior of the PLL when changing
their configuration some components such as
resistors and capacitors.

Un PLL es un "lazo" de servo electrnico que


consiste, bsicamente, en un detector de fase, un
filtro pasa bajas y un oscilador controlado por
tensin. El hecho de poseer un oscilador
controlado lo hace capaz de engancharse o
sincronizarse con una seal entrante. Si la fase
cambia, indicando que la frecuencia entrante est
cambiando, la tensin de salida del detector de
fase aumenta o disminuye justo lo suficiente para
mantener a la frecuencia del oscilador igual a la
frecuencia entrante, manteniendo la condicin de
enganchado.

Resumen En este informe de laboratorio, se


analiz el funcionamiento de un phase locked
loops (PLL), realizando variaciones en el VCO
(oscilador controlado por voltaje) para entender la
respuesta en frecuencia de la seal de entrada al
cambiar la tensin. El PLL tratndose de un
sistema en el que la fase y la frecuencia son
realimentadas se experiment tanto en su
caracterstica esttica y como en su caracterstica
dinmica, esto para analizar el comportamiento del
PLL cuando se cambiaban algunos componentes
en su configuracin como resistencias y
condensadores.

II.

Familiarizarse con el PLL y las partes


fundamentales del subsistema.
Estudiar el comportamiento esttico y
dinmico del PLL.

III.

MARCO TEORICO

PHASE LOOP LOCKED - Lazos Enganchados


en Fase (PLL)

Keywords: PLL, Oscilador, Frecuencia, voltaje,


dinmica, VCO.

I.

OBJETIVOS

El circuito PLL es un sistema realimentado cuyo


objetivo principal consiste en la generacin de
una seal de salida con amplitud fija y
frecuencia coincidente con la de entrada, dentro
de un margen determinado. Comprende tres
etapas fundamentales como se puede observar
en el diagrama de bloques de la Imagen 1.

INTRODUCCIN

Los PLL son una clase de circuitos monolticos,


basados en la tecnologa de feedback
(realimentacin) de frecuencia, que data de la
dcada de los sesenta. Se les utiliza en varias
aplicaciones como en la Demodulacin de seales
en FM y FSK,
tambin
se
aplican
en
demodulaciones QPSK.

Comparador de fase (CF). Suministra una


salida que depende del valor absoluto del
desfase entre las seales de salida y de
1

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BANDA DE CAPTURA (Capture Range): Es el
rango de frecuencias prximas a FN dentro del
cual el PLL puede fijar o adquirir el enganche con
la seal de entrada. La misma depende sobre
todo del filtro si en efecto |Fi-Fo| es superior a la
frecuencia de corte del filtro, la seal de error Ve
es cero, el PLL no engancha y el VCO
permanece en la frecuencia central FN.

entrada. En algunos casos, esta etapa est


constituida por un multiplicador.

Filtro pasa-bajo (PL). Destinado a la


transmisin de la componente de baja
frecuencia de la salida de la etapa anterior.

Oscilador controlado por tensin (VCO).


Genera la tensin de salida, con frecuencia
dependiente de la tensin de salida del filtro
PL.

BANDA DE ENGANCHE (Lock Range): Es el


intervalo de frecuencias prximas a FN dentro del
cual, despus del enganche, el oscilador puede
permanecer sincronizado en la seal de salida.
La banda de enganche es mayor que la banda de
captura y depende del campo de variacin de la
tensin de error producida por el detector de fase
y por el campo de frecuencia dentro del cual el
VCO puede operar. En efecto, despus de la
realizacin del enganche, la tensin de salida del
detector de fase es continua y por lo tanto la
frecuencia de corte superior del filtro no influye en
el comportamiento del sistema.

Imagen 1. Diagrama de bloques de un circuito PLL.


Fuente: Schaum_Electronic_Communication_1.pdf
Sin la seal aplicada a la entrada del sistema, la
tensin de control o error Vc aplicada al VCO es
igual a cero por lo tanto genera una frecuencia FN
llamada en este caso, frecuencia central o
Frecuencia Natural.
Con una seal aplicada de entrada, el comparador
de fase compara las fases de las seales de
entrada Vi y Vo genera una seal de error Ve,
funcin de la diferencia de fase de las dos seales.

En la Imagen 2. Podemos observar tanto el rango


de captura como el rango de enganche del PLL.

La seal de error, despus de haber sido filtrada


mediante el filtro pasa bajos, es aplicada al VCO y
obliga a variar su frecuencia de oscilacin para
obtener una diferencia constante entre las dos
fases de entrada, lo que significara tener Fo y
Fi.
El proceso contina hasta cuando la frecuencia del
VCO coincide con Fi; Entonces la malla est
sincronizada o ENGANCHADA EN FASE.
Imagen 2. Rango de frecuencias de captura y de
enganche.
Fuente: Schaum_Electronic_Communication_1.pdf

La frecuencia del VCO es igual a Fi, pero existe


una diferencia de fase; esta es necesaria para
tener la tensin de error Ve para conseguir el
desplazamiento de la frecuencia libre del VCO
para igualarse a la frecuencia fi de la seal de
entrada y as mantener el PLL enganchado.

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Materiales
Circuito
Integrado

Referencia
LM565

Cantidad
2

Multmetro
V.
PROCEDIMIENTO

Se procedi a montar el circuito de la figura 4:

0.001F
2.2nF
0.1F
10F
680
820
2.2 k
3.3k
4.7k
10k
33k

Condensadores

Resistencias

5
1
1
1
5
1
1
1
2
1
2

PRE-LABORATORIO
Se realiz el clculo terico de la frecuencia
natural del pll, utilizando los componentes de la
imagen 4.
De acuerdo a la hoja tcnica del PLL para hallar
la frecuencia natural (FN) utilizamos la ecuacin
(1):

NE 565 PLL IC
Los pines 8 y 9 del PLL corresponden a la
resistencia de tiempo y condensador de tiempo
respectivamente. Para la prctica, la frecuencia
natural del circuito de la figura 4, ser:

El NE 565, es un integrado conformado por 14


pines y su alimentacin est dada por una fuente
dual operando entre rangos de (+)(-) 5 Voltios a (+)() 12 Voltios, conectando el voltaje positivo al pin 10
y el voltaje negativo al pin 1, como se observa en la
imagen 3.

Prueba VCO Esttico


Se procede a alimentar el circuito con un voltaje
+/- 7 Vdc. Con el osciloscopio se observa la seal
de salida que durante el laboratorio siempre ser
el punto TP2, se mide la frecuencia y la amplitud
de la seal resultante como se puede observar
en la imagen 5:
Imagen 3. Diagrama del C.I. NE565.
Fuente: Schaum_Electronic_Communication_1.pdf
De acuerdo al datasheet se extraen una serie de
frmulas para tener en cuenta los lmites del NE565,
que utilizaremos ms adelante.
IV.

MATERIALES

Osciloscopio digital Tektronix


Protoboard
Generador de seales Rigol
Fuente poder Instek
3

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Imagen 5. Seal de salida del IC LM565

Imagen 4. Circuito de prueba del bloque VCO Esttico y dinmico.


Fuente: Experimento 16 phase_locked loops: static and dynamic BEHAVIOR

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En la figura 5 se observa la frecuencia Natural del


PLL, al comparar el valor de esta frecuencia con
respecto a la frecuencia tericamente calculada,
esta varia debido a la inexactitud de los
componentes utilizados en el circuito (resistencias
y condensadores).

Calculamos la frecuencia natural para R1=


2.2KHz con la ecuacin (1).

Teniendo en cuenta estos valores, determinamos


el porcentaje de error:
b.

(2)

Incrementar el valor de C1 a 2,2 Nf

El capacitor es inversamente proporcional al valor


de la frecuencia natural, al cambiar el
condensador por uno de mayor capacitancia, el
valor de la frecuencia se reducir con respecto al
inicial como se observa en la imagen 7. En este
caso el clculo estar dado por:

Luego se modifican algunos de los componentes


iniciales del circuito de la imagen 4 midiendo en
TP2 la frecuencia y observando los cambios en la
seal con el osciloscopio y regresando despus de
cada modificacin a su punto inicial de acuerdo a
los siguientes numerales:
a. Decrementar el valor del resistor R3 a
2,2K
Se redujo la resistencia R3 (4.7K) por una
2.2 K y se visualiz un aumento de
frecuencia a 163.073 KHz, siendo esta
frecuencia natural con R1= 2.2KHz, como
observa en la imagen 6.

de
la
la
se

Imagen 7. Seal de salida del VCO (TP2)


Fuente: Juan David Crdenas
En la imagen 7 observamos la reduccin de
frecuencia, de 64.427 KHz a 41.9 KHz, pero
con respecto al frecuencia calculada, vemos
que hay un porcentaje de error alto.
c.
Cargar a la salida del VCO con una
carga capacitiva por una serie RC entre TP2 y
tierra. El valor del resistor es de 680 y el
capacitor de 0,001uf.

Imagen 6. Seal de salida del VCO (TP2)


Fuente: Jeison Snchez

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Se conect una resistencia R=680 y un
capacitor C=0,001 uf (condensador 102) y existi
una variacin en la forma de la onda cuadrada
observada en la seal de salida inicial a una
seal similar a la carga y descarga de un
capacitor, esto quiere decir, que estos
componentes conectados actan como un filtro
pasa bajo, obteniendo una frecuencia de 75,53
Khz como se puede observar en la imagen 8:

Imagen 9. Seal de salida del VCO (TP2)


Fuente: Juan David Crdenas
Cuando se modific el resistor R5 se observ un
aumento de la frecuencia aproximadamente a
115 KHz.
Imagen 8. Seal de salida del VCO (TP2)
Fuente: Juan David Crdenas

e.
Decrementar la resistencia de carga
del punto TP3 a 820.
La frecuencia de la seal disminuy a un
valor de 71.12 KHz. Al aumentar la
resistencia de referencia el comportamiento
del circuito ser ms preciso. Como se
observa en la imagen 10.

Hallamos la frecuencia de corte del filtro pasa


bajos con la ecuacin (3)

(3)
Siendo Rf la resistencia interna del NE565 con un
valor de 3.6 K, y Cf el condensador conectado al
pin 7.

d.
Incrementar cada uno de los resistores
de entrada del detector de fase R4 y R5, uno a
la vez a 3,3K.

Imagen 10. Seal de salida del VCO (TP2)


Fuente: Jeison Snchez

Cuando se cambi el resistor R4 se observ que


la frecuencia disminuy an ms, en un valor de
55, 34 Khz como se visualiza en la imagen 9:

f.
Reducir cada uno de los voltajes (+)
tanto como (-) en 2 Voltios, uno a la vez.

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En la tabla 1 se observa diferentes niveles de
voltajes a la entrada del VCO con la respuesta en
frecuencia, se comprueba que estos valores son
inversamente proporcionales, al graficar se
obtiene:

Al disminuir Vcc la
frecuencia natural
disminuye a diferencia que cundo los
voltajes de alimentacin son iguales. Ocurre
el mismo efecto al disminuir +Vcc pero la
diferencia en la frecuencia natural es menor
con respecto a la calculada en el prelaboratorio, donde se destaca que a mayor
sea Vcc y menor +Vcc se reduce las
interferencias en el pll

Voltaje VS frecuencia
180
160
140

Frecuencia (Khz)

120

Luego de realizar las modificaciones del punto


anterior se regresa al estado inicial del circuito
con los valores de los componentes en la imagen
4. Luego se mide el voltaje de referencia en el
punto TP3 es decir a la salida del detector de
fase del NE565 con un multmetro arrojando un
valor de 5V y conectando una sonda de prueba
en una escala de 10:1. Despus se aplica un
voltaje dc equivalente al voltaje de referencia en
el punto TP1A donde no hay acople con un
capacitor, se aplica el Vcc de alimentacin y se
regula con un potencimetro de 10 K que
acta como un divisor de voltaje. La
implementacin de este potencimetro es para
determinar las frecuencias proporcionales a cada
nivel de voltaje inducido desde el valor inicial 5v,
aumentar y disminuir en pasos de 0,5 V como se
observa en la tabla 1:

Voltaje (V)
7
6.5
6
5.5
5
4.5
4
3.5
3
2.5
2

100
80
60
40
20
0

2.5

3.5

4.5
5
voltaje (Volt.)

5.5

6.5

Grfica 1.Voltaje vs Frecuencia


Fuente: David Crdenas realizada en Matlab
En la grfica 1, observamos que la pendiente es
negativa, que para esta prctica llamaremos K,
para comprobarlo se utiliza la ecuacin de la
recta de la siguiente manera:

Frecuencia (kHz)
3.86
24.03
43.12
62.22
82.61
98.29
115.6
132.67
148.43
162.08
170.41

(4)

Teniendo el valor de
, un voltaje y su
respectiva frecuencia, se puede obtener el
punto de corte, con la ecuacin de la recta (5)
(5)
Despejamos b:

Tabla1.Comparacin de voltaje con su


respectiva frecuencia
Fuente: Juan David Crdenas

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2. Luego se increment y decrement el valor de la
frecuencia del generador ingresada de 2Hzy se
determina que la frecuencia de oscilacin es an
mayor a la del numeral uno y su ancho de banda
respectivamente tambin aumenta.
Despus de realizar los anteriores numerales se
regresa al estado inicial.

b = 237.030
La siguiente ecuacin determina la frecuencia de
salida del VCO al aplicarle un nivel de voltaje (x):

En conclusin lo anterior simula una seal


modulada en FSK.

Encontraremos la frecuencia de salida al aplicar


5V dc, dada por:

Prueba Detector de Fase Esttico

Se construy el circuito detector de fase con base


en la imagen 11.

Teniendo en cuenta los valores de la tabla 1 y el


resultado de la anterior ecuacion, determinamos el
porcentaje de error:
(2)

Prueba VCO Dinmico

Imagen 11. Circuito de prueba del bloque PHASEDETECTOR Esttico y dinmico.


Fuente Del Experimento 16 PHASE_LOCKED LOOPS:
STATIC AND DYNAMIC BEHAVIOR.

Ahora se procede con la prueba del VCO en


comportamiento
Dinmico
conectando
un
generador de seales en el punto TP1 con una
frecuencia de 2 Hz y 4Vpp de una seal senoidal.
Se analiz la seal resultante en TP2 que de
acuerdo a la gua se observa una onda FM como
una oscilacin de la seal cuadrada en un rango
determinado.
A
continuacin
se
realizan
modificaciones y se analiza los cambios realizados
en la toma de datos:

Luego de realizar el montaje se instalan los equipos


de prueba de acuerdo al siguiente diagrama
visualizado en la imagen 12:

1. Se increment la amplitud del Vpp y se observ


que la frecuencia de oscilacin de FM
anteriormente explicada aumenta y se considera
que el ancho de banda aumenta respectivamente,
luego se disminuy y se observa un proceso
inverso al mencionado.

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Imagen 12. Circuito de prueba del bloque PHASEDETECTOR Esttico y dinmico configuracin
Fuente Del Experiment 16 PHASE_LOCKED
LOOPS: STATIC AND DYNAMIC BEHAVIOR.

iguales a la referencia del voltaje medido


anteriormente y arrojando la imagen 14.

Se conect el equipo de prueba al detector de fase


del circuito mostrado en la imagen anterior.
Se conect el canal A del osciloscopio en la
entrada TP1 y el canal B a la salida de tensin
VCO TP4. Entre TP2 y TP3 se midi la diferencia
de potencial entre TP2 y TP3 del detector de fase.
De nuevo se suministr una diferencia de potencial
de +- 7V DC

Al no aplicar voltaje en TP1, la medida


mostrada por el VOM entre TP2 y TP3 es
2.5V, Este valor es el nivel de referencia a la
salida del detector de fase. Adems, la medida
de la frecuencia libre del VCO mostrada en el
osciloscopio es de 62.145 KHz, como se
observa en la imagen 13
Imagen 13. CHA (TP1) y CHB (TP4) del
osciloscopio
Fuente: Gonzalo Cotte
De la seal anterior se puede analizar que la
amplitud de la seal visualizada en el canal A
es mayor que la de la seal B que es la seal
ingresada debido a que es la seal de 0,5
Vpp.
Al aumentar la frecuencia de entrada
observamos la siguiente seal visualizada en
la imagen 14.
Imagen 13. Seal de salida de TP4
Fuente: Juan David Crdenas
Luego se aplic una onda cuadrada de
amplitud
0.5-Vpp
a
una
frecuencia
aproximadamente igual a la obtenida de la
salida VCO en TP4. Se vari la frecuencia de
entrada y se observ un cambio en los voltajes
medidos por el VOM y la variacin de la
frecuencia observada en el osciloscopio. Se
ajust la frecuencia del voltaje de entrada de
manera que la diferencia de tensin fueran

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Imagen 13. CHA (TP1) y CHB (TP4) del


osciloscopio
Fuente: Gonzalo Cotte

Imagen 14. CHA (TP1) y CHB (TP4), desfase


en la seal de salida.
Fuente: Jeison Snchez

Se increment la frecuencia de entrada al 5% por


encima del valor original. Se observ que existe un
desfase de la seal debido al aumento de
frecuencia. Como se evidencia en la grfica 14.
Tambin se realizan los clculos tericos para el 5%
(5) de la seal ingresada y el 10 % (6):

Observamos un desfase entre la salida del VCO y


el detector de fase, este desfase se va acercando
a , entre menor sea la frecuencia de la seal de
entrada del detector de fase con respecto al
VCO.
Al aumentar la frecuencia Vin, a la frecuencia a la
cual pierde su bloque en la seal de salida del
VCO. Cuando se pierde su bloque, la seal de
salida del VCO vuelve a su funcionamiento
natural y el voltaje existente entre TP2 y TP3
vuelve a su valor de referencia.

(5)

A continuacin se determinarn los rangos de


captura y enganche realizando los clculos
tericos para hallarlos con las siguientes
formulas.

(6)

Hallaremos la frecuencia de corte del filtro pasa


bajos.

10

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Teniendo el rango de enganche, hallamos (f1) y
(f2)

(3)
Siendo Rf la resistencia interna del NE565 con un
valor de 3.6 K, y Cf el condensador conectado al
pin 7.

Hallamos la banda de captura (BL).

En conclusin los rangos de enganche y


captura, para su mejor compresin serian de
la siguiente manera

Teniendo el rango de captura, hallamos la


frecuencia mxima (f mx.) y la frecuencia mnima
(f min) en donde trabaja el PLL

Imagen 15. Rangos de Captura y enganche


Fuente: Juan David Crdenas
VI. CONCLUSIONES
Se determin que los componentes
acoplados en la entrada y salida del VCO
ajustan las frecuencias de trabajo, es
decir varia la frecuencia de salida del
PLL.

Con la ecuacin 10 encontramos el rango de


enganche del PLL

Un circuito de lazo de seguimiento de


fase (PLL), contiene un detector de fase,
un filtro pasa-bajos y un oscilador
controlado por voltaje (VCO)

11

Se concluy que los resistores y


capacitores ajustan la diferencia entre la
regin de captura y enganche.

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La frecuencia del rango de captura
siempre va ser mayor que la frecuencia
del rango de enganche.

VII. REFERENCIAS
[1]
Electrnica: Teora de circuitos y dispositivos
electrnicos.
Robert
L.
Boylestad, Louis
Nashelsky - 2003 - 1020 pginas
[2]
Electronic Communication. Lloyd Temes, Mitchel
Schultz. Second edition - 1998 179 pginas
[3]
http://www.datasheetcatalog.com/datasheets_pd
f/L/M/5/6/LM565.shtml
[4]
http://www.profesores.frc.utn.edu.ar/electronica/
ElectronicaAplicadaIII/Aplicada/Cap02RedesPLL
.pdf
[5]
http://www.jcee.upc.es/JCEE2001/PDFs2001/pin
dado.pdf

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