GENERADORES DE PARIDAD

La transmisin binaria por diversos medios de comunicacin est sujeta a errores por fallas en
los sistemas digitales o la presencia de ruido elctrico. Cualquier condicin interna o externa
al sistema puede alterar el valor de los ceros a unos o viceversa. Cuando se altera un solo bit,
decimos que el bit distorsionado contiene un error individual. De la misma forma, dos o ms
bits distorsionados, involucran un error mltiple, pero estos errores tienen menor probabilidad
de ocurrencia a los errores individuales. Un cdigo que permite detectar errores es el cdigo
de paridad. El principio es aadir un bit de paridad para hacer que el nmero total de bits
(incluida la palabra) sea par o impar. Un bit de paridad par, incluido con el mensaje (palabra),
convierte el nmero total de unos en par (paridad par) y el bit de paridad impar hace el total
de unos impar (paridad impar). El generador de paridad es un sistema combinacional que
permite generar el bit de paridad de una palabra de cdigo. La informacin se transmite y el
comprobador de paridad recepciona la informacin con el fin de validarla.

Ejemplo

Construir un generador de paridad par y el respectivo comprobador de paridad para tres bits .

En la tabla 3.7.1. los bits de entrada A, B, C constituyen el mensaje y el bit de paridad P la

salida. En la tabla, se escoge P de tal forma que la suma todos los unos es par.

Mensaje de tres Bits

A

Bit de paridad Par generado

Tabla 3.7.1. Tabla de verdad de un generador de paridad.

La figura 3.7.1. muestra la funcin en un mapa de karnaugh de tres variables.

Figura 3.7.1. Mapa de Karnaugh del generador de paridad

La paridad esta directamente relacionada con la operacin OR-Exclusiva. En una expresin

OR-Exclusiva de n variables, 2n/2 trminos mnimos tienen un nmero par de unos. La otra
mitad tiene un nmero impar de unos. Observando el mapa se puede deducir que la mitad de
los trminos mnimos tiene un nmero par de unos. La funcin puede expresarse en trminos
de una operacin ORExclusiva con las tres variables de la siguiente forma:

P = S (m1, m2, m4, m7)

Asumiendo

P = S (m1, m2, m4, m7) = (A B) C

= (AB + AB) C

= (AB + AB)C+ (AB + AB)C

= ABC + ABC + [(AB)(AB)]C

= ABC + ABC + [(A+B)(A+B)]C

= ABC + ABC + (AA+AB+BA+BB)C

= ABC + ABC+ABC+ABC

Llegamos a la igualdad,

P = S (m1, m2, m4, m7) = ABC + ABC+ ABC + ABC

Entonces,

P=ABC

El circuito realiza la funcin OR-Exclusiva de un numero n de variables, constituyendo a la

salida un uno lgico si el nmero de unos aplicados a sus entradas es impar y un cero si el
nmero es par.

El diagrama lgico del generador de paridad se muestra en la figura 3.7.2. El circuito est
conformado por dos compuertas OR - Exclusiva de dos entradas.

Figura 3.7.2.Circuito Lgico para el Generador de Paridad Par de tres bits.

El bit de paridad y el mensaje de tres bits, se transmiten a su destino donde se aplican a un

circuito de observacin de paridad. La salida C del comprobador de paridad debe ser 1 para
indicar el error de transmisin. El error se presenta cuando el nmero de unos en sus entradas
es impar. La tabla de verdad 3.7.2 muestra las entradas y las salidas del circuito.

Bits de entrada

Comprobacin del Error

Tabla 3.7.2. Mapa de Karnaugh del comprobador de paridad.

La figura 3.7.3 muestra la funcin en un mapa de karnaugh de tres variables.

Figura 3.7.3. Mapa de Karnaugh del comprobador de paridad.

En el mapa de karnaugh se pueden observar los unos en los mintrminos que tienen un
nmero impar de unos. La funcin puede expresarse en trminos de la operacin ORExclusiva. La demostracin es la siguiente:

CP
=ABCD

=ABCD

= (A B) (C D)

= (AB + AB) (CD +CD)

= (AB + AB)(CD+CD) + (AB+ AB)(CD+CD)

Entonces,

CP = S (m1, m2, m4, m7, m8, m11, m13, m14).

El circuito lgico se muestra en la figura 3.7.4.

Figura 3.7.4. Circuito Lgico para el comprobador de paridad par de tres bits