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En la puerta NMOS, si la tensin de entrada es " alta", NMOS est en la regin hmica.
En este caso, VDS puede tener cualquier valor entre 0 y VGS; el valor de Vo = VD
S es fijado por el valor de la resistencia RD. Este efecto se muestra en la fun
cin de compuerta de inversin para transferir dos valores diferentes de RD.
Puerta CMOS NAND
Como se mencion antes puertas lgicas CMOS tienen " Bajo" y "alto" estados de 0 y V
DD, respectivamente.Tenemos que considerar todos los casos posibles a demostrar
que esta puerta un NAND.Para empezar, tenemos varias observaciones generales:
1.-de KCL Id1 = ID2 = ID3 + Id4
2.-por Vo KVL = VDD - VDS3 = VDS1 + VDS2 y VDS3 = VDS4.
3.-por KVL VGS3 = V1 - VDD, VGS4 = V2 - VDD, y Vgs1 = V1
Nuestro anlisis se convertir en simple si consideramos en primer lugar el caso sig
uiente:Cuando V1 = 0, entonces Vgs1 = 0 y M1 estar apagado que conduce a ID1 = ID
2 = 0. Por KCL, ID3 + Id4 = 0. Como tanto ID3 = 0 y Id4 = 0, se deben tener ID3
= Id4 = 0. Adems, cuando V1 = 0 VGS3 = V1 - VDD = -VDD < Vt. Por lo tanto, M3 est
ar encendida. Pero desde ID3 = 0, M3 debe estar en el rgimen hmico y VDS3 = 0. Ento
nces, Vo = VDD - VDS3 = VDD. As que, cuando V1 = 0, Vo = VDD, todas las corriente
s son cero, M1 est apagado, y M3 esta prendida. Estado de los otros dosTransistor
es depender de V2.
1) V1 = 0, V2 = 0 Cuando V1 = 0, Vo = VDD, todas las corrientes son cero, M1 est
apagado, y M3 est en encendida. Para saber el estado de M4, observamos VGS4 = V2
- VDD = -VDD < -Vt. Por lo tanto, M4 est en encendida (con VDS4= 0 porque Id4 = 0
). Para saber el estado de M2, asumamos M2 est encendida (VGS2 > Vt). Entonces, V
DS2 = 0 porque ID2 = 0. Dado que, Vo = VDS1 + VDS2 = VDD,VDS1 = VDD - VDS2 = VDD
. Entonces, VGS2 = V2 - VDS1 = -VDD < Vt. Por lo tanto, nuestra hiptesis de M2 qu
e es encendida es incorrecta y M2 es apagado.As que, cuando V1 = 0, V2 = 0, M1 e
sta pagado, M2 apagado, M3 est encendida, y M4tambien est encendida, todas las cor
rientes son cero, y Vo = VDD.
2) V1 = 0, V2 = VDD Cuando V1 = 0, Vo = VDD, todas las corrientes son cero, M1 e
st apagado, y M3 est prendida. Para saber el estado de M4, observamos
VGS4 = V2- VDD = 0> -Vt. As, M4 est apagada. Para encontrar el estado de M2, supo
ngamos M2 est encendida (VGS2 > Vt). Entonces, VDS2 = 0 porque ID2 = 0. Dado que,
Vo = VDS1 + VDS2 = VDD, VDS1 = VDD - VDS2 = VDD. Entonces, VGS2 = V2 - VDS1 = VDD < Vt.Por lo tanto, nuestra hiptesis de M2 EN es incorrecta y M2 est apagada.As
que, cuando V1 = 0, V2 = VDD, M1 est apagada, M2 est apagada, M3 est encendida, y M
4 est apagada, todas las corrientes son cero, y Vo = VDD.
3) V1 = VDD, V2 = 0 Vgs1 = V1 = VDD > Vt, Por lo que M1 est en encendida. Tambin,
VGS2 = V2 - VDS1 =-VDS1 < Vt como VDS1 = 0.
Por lo tanto, M2 est apagada y Id1 = ID2 = 0. VGS3 = V1 - VDD = 0> -Vt, as M3 est
apagada y ID3 = 0. Entonces, de KCL, debemos tener Id4 = 0. Por ltimo, VGS4 =V2 VDD = -VDD < -Vt, Por lo M4 est encendida. Desde M4 est encendida y Id4 = 0, VDS4
= 0.
Entonces, Vo = VDD - VDS4 = VDD.As que, cuando V1 = VDD, V2 = 0, M1 est encendida,
M2 est apagada, M3 est apagada, y M4 est prendida, todas las corrientes son cero,
y Vo = VDD
4) V1 = VDD, V2 = VDD Vgs1 = V1 = VDD > Vt, Por lo que M1 est encendida. Adems, VG
S3 = V1 - VDD =0> -Vt, Por lo que M3 est apagado y ID3 = 0. Adems.
VGS4 = V2 -VDD = 0> -Vt, Por lo M4 est apagado y ID3 = 0. Entonces, de KCL Id1 =
ID2 = 0. Como M1 est prendida y Id1 = 0, vDS1 = 0. Entonces, VGS2 = V2 - VDS1 =
VDD > Vt y M2 esta prendida, y VDS2 = 0 Porque ID2 =0. Por lo tanto, V0 = VDS1 +
VDS2 = 0.As que, cuando V1 = VDD, V2 = 0, M1 esta prendida, M2 esta prendida, M3
esta apagada, y M4 est apagada, todas las corrientes son cero, y Vo = 0.
Puerta CMOS NOR Ejercicio: Demostrar que esto es una puerta NOR.