FACULTAD DE ING.

ELECTRNICA Y MECATRONICA
LABORATORIO N2

TEMA: MULTIVIBRADORES Y FLIP-FLOPS

Presentado por:
CHAPA GLVEZ, Samuel P.
HERNANDEZ TUNCAR,Alejandro
.......
CURSO

PROFESOR

SECCION

Taller I de Electrnica y Mecatrnica

CHVEZ OCAMPO, Juan Arqumedes

30205

FECHA DE ENTREGA:

24-10-12

Nota: 17-10-12 Se postergo las clases por lo que no se entrego el informe.

LIMA PERU
2012 - 2

LABORATORIO N2

MULTIVIBRADORES Y FLIP-FLOPS
1.1OBJETIVOS.

Entender la diferencia entre los sistemas sncronos y asncronos.

Comprender la operacin de los Flip-Flops disparados por flanco.
Comprender el uso de los Multivibradores.

2.1MATERIALES.

Protobards.
Fuente de alimentacin 5VDC
Dispositivo electrnico NE555, 74LS74AP, 74LS76AP
Dispositivo electrnico Resistencias, leds, capacitores, Vibradorres,
etc

3.1 FUNDAMENTO TERICO.

MULTIVIBRADOR MONOESTABLE
El monoestable es un circuito multivibrador que realiza una funcin secuencial
consistente en que al recibir una excitacin exterior, cambia de estado y se
mantiene en l durante un periodo que viene determinado por una constante de
tiempo. Transcurrido dicho perodo, la salida del monoestable vuelve a su
estado original. Por tanto, tiene un estado estable (de aqu su nombre) y un
estado casi estable.
Figura 1.- Circuito multivibrador monoestableEn la Figura 1 se representa el
esquema de un circuito multivibrador monoestable, realizado con componentes
discretos, cuyo funcionamiento es el siguiente:
Al aplicar la tensin de alimentacin (Vcc), los dos transistores iniciarn la
conduccin, ya que sus bases reciben un potencial positivo a travs de las
resistencias R-2 y R-3, pero como los transistores no sern exactamente
idnticos, por el propio proceso de fabricacin y el grado de impurezas del
material semiconductor, uno conducir antes o ms rpido que el otro.
Supongamos que es TR-2 el que conduce primero. El voltaje en su colector
estar prximo a 0 voltios (salida Y a nivel bajo), por lo que la tensin aplicada
a la base de TR-1 a travs del divisor formado por R-3, R-5 , ser insuficiente

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para que conduzca TR-1. En estas condiciones TR-1 permanecera bloqueado

indefinidamente.
Pero si ahora aplicamos un impulso de disparo de nivel alto por la entrada T, el
transistor TR-1 conducir y su tensin de colector se har prxima a 0 V, con lo
que C-1, que estaba cargado a travs de R-1 y la unin base-emisor de TR-2, se
descargar a travs de TR-1 y R-2 aplicando un potencial negativo a la base de
TR-2 que lo llevar al corte (salida Y a nivel alto) . En esta condicin la tensin
aplicada a la base de TR-1 es suficiente para mantenerlo en conduccin aunque
haya desaparecido el impulso de disparo en T.
Seguidamente se inicia la carga de C-1 a travs de R-2 y TR-1 hasta que la
tensin en el punto de unin de C-1 y R-2 (base de TR-2) sea suficiente para
que TR-2 vuelva a conducir y TR-1 quede bloqueado. La duracin del periodo
cuasi estable viene definido por los valores de C-1 y R-2.

Fig.1
Flip-Flop JK
Un flip-flop JK es un refinamiento del flip-flop SR en el sentido que la
condicin indeterminada del tipo SR se define en el tipo JK. Las entradas J y K
se comportan como las entradas S y R para iniciar y reinicia el flip-flop,
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respectivamente. Cuando las entradas J y K son ambas iguales a 1, una

transicin de reloj alterna las salidas del flip-flop a su estado complementario.
Su unidad bsica se dibuja a continuacin que, como acta por "niveles" de
amplitud (0-1) recibe el nombre de Flip-Flop JK activado por nivel (FF-JK-AN).
Cuando no se especifica este detalle es del tipo Flip-Flop JK maestro-esclavo
(FF-JK-ME). Su ecuacin y tabla de funcionamiento son:

Flip-Flop D
El flip-flop D (datos) es una ligera modificacin del flip-flop SR. Un
flip-flop SR se convierte a un flip-flop D insertando un inversor entre
S y R y asignando el smbolo D a la entrada nica. La entrada D se
muestra durante la ocurrencia de uan transicin de reloj de 0 a 1. Si
D = 1, la salida del flip-flop va al estado 1, pero si D = 0, la salida
del flip-flop va a el estado 0.

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Su unidad bsica se dibuja a continuacin que, como acta por

"niveles" de amplitud (0-1) recibe el nombre de Flip-Flop D activado
por nivel (FF-D-AN). Cuando no se especifica este detalle es del tipo
Flip-Flop D maestro-esclavo (FF-D-ME) comnmente denominado
tambin Cerrojo Latch. Su ecuacin y tabla de funcionamiento son
Q = D.

4.1 PROCEDIMIENTO.
1. Implementar un circuito Monoestable un para un periodo
de 15.6seg.

Esquema de la aplicacin de multivibrador monoestable del 555.

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En este caso el circuito entrega a su salida un solo pulso de un ancho

establecido por el diseador.
El esquema de conexin es el que se muestra. La frmula para calcular
el tiempo de duracin (tiempo en el que la salida est en nivel alto) es:

[s]
[segundos]
Ntese que es necesario que la seal de disparo, en la terminal #2 del
555, sea de nivel bajo y de muy corta duracin para iniciar la seal de
salida.

Clculos:
Si se tiene un condensador de 10uf entonces calculamos el valor de la
resistencia:
15.6=1.110106R
R=

15.6
1.110106

R=1.41810 6

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Lo quiere decir que debemos utilizar una resistencia de 1Mohm ms una de

420K ohm.
Implementacin del circuito.

+5v

R15
420K

VCC

U6
Q
DC

R14

10k

R16
1000K

R17
220

3
7

CV

TR

GND

D11
TH

LED-YELLOW

6
555

C4
10uF

C3
10uF

Con el osciloscopio se obtiene la seal en el pin 3 del IC 555.

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Page 8

2. Implementar un Astable para una frecuencia f=1hz DC

%=50%.
El circuito que se muestra nos da disposicin necesaria para conseguir tal
modo de funcionamiento.

VCC

La entrada de Reset (pin 4) se conecta a

para evitar puesta a cero

C2
accidentales de la salida. Por otra parte, la conexin de

no es

estrictamente necesaria. Pero mejora el funcionamiento al derivar posibles

ruidos inducidos en dicha entrada.

R1 R2
La resistencia equivalente

determina la constante de carga

R1 , R2 y C1
conjuntamente con

de la descarga.

Al estar unidas las entradas de disparo y de umbral. Estn sometida a la

C1
misma tensin, de esta forma al conectar la alimentacin y supuesto
inicialmente descargado, ambos terminales estn al potencial de masa; luego
la salida (pin 3) estar a nivel alto y el transistor de descarga en corte. En

R1 R2

C1
esta circunstancia

se empezara a cargar a travs de

; transcurrido

C1
un tiempo determinado. En extremo de

1/ 3 VCC
la tensin ser igual a

con lo que la entrada S del astable pasara a nivel bajo, pero su salida no
conmutara a nivel alto, mientras la entrada R no pasara a nivel alto, hecho

C1
que tendr lugar cuando la tensin en extremos de

1/ 3 VCC
Sea igual o superior a

. En ese momento, la salida del Astable pasara

a un nivel alto y los pines 3 y 7 tomaran un nivel bajo. Del modo ya

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Page 9

t1
conocido se llega a la conclusin de que el tiempo

C1

2 / 3 VCC

es necesario para la

t1 1.1( R1 R2 )C1

tensin de extremos de
sea igual
es :
.
Calculo de Duty Cycle (DC):
Para obtener un DC de 50%, debemos obtener en cuenta la siguiente formula.
Tm
DC =
100
Tm +Ts
Donde:
Tm=0.7R12C 2
Ts=0.7R11C 2

En la cual es fcil de deducir que para un DC de 50%, las resistencias

R12 y R11

, deben ser iguales.

Entonces: Tm =Ts
Obtenemos : DC =50

Calculo de la frecuencia.
Si se utiliza un valor de resistencia de 47k y un capacitor de 10uf,
obtendremos una frecuencia aproximadamente de 1hz.

f=

1.44
C 2( R 12+2 R11 )

Remplazando

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Page 10

f=

1.44
10 ( 47000+ 247000 )
5

f =1.021

Circuito a implementar:

Freciuencia un 1.021hz

D10

LED-YELLOW

VCC

U5

R11
2

TR

220

47k

CV

GND

R13

R12

DC
VOUT

+5v

TH

47k

555

C2
10uF

Circuito a implementar
Con el osciloscopio se obtiene la seal en el pin 3 del IC 555.

Imagen de la implementacin
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Page 11

3. Implementar un oscilador de onda cuadrada Frec. 1Mhz.

Circuito a implementar

Seal del oscilador:

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Page 12

Seal del divisor de tensin

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Page 13

Luego de lograr la oscilacion se ingresa esta seal a un circuito divisor de frecuencia para
lograr la frecuencia deseada.
Se utiliza un contador 74193

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Page 14

Taller I de Electrnica y Mecatrnica

Page 15

En este circuito y lograr una frecuencia de 1mhz se ha tomado la salida qb y se ha obtenido una
frecuencia de 999hz que se aproxima a 1 Mhz.

4. Implementar Biestable.
Se implementara el circuito Biestable con el integrado 74LS76AP FLIPFLOP JK.
Cuadro funcional:
Preset

Clear

Inputs
Clock

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Page 16

Outputs
Qt +1
Qt +1
1

1
0
1

0
0
1

X
X
X

X
X
0

X
X
0

0
NV
Qt

1
NV
Q t

1
1
1

1
1
1

1
0
1

0
1
1

1
0

0
1

Q t

Qt
Q t

Qt

Circuito a armar:
Circuito Disparador

+5v

R9
680

R10
680

1
16

15

R1
330

CLK
K

U1:A

14

R2

330

D8

D9
LED-YELLOW

LED-YELLOW

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Page 17

7476

D1
LED-YELLOW
D2

LED-YELLOW

Se implementara el circuito Biestable con el integrado 74LS74AP

FLIP-FLOP D.
Cuadro funcional:
Preset

Clear

Inputs
Clock

0
1
0
1
1
1

1
0
0
1
1
1

X
X
X

D
X
X
X
1
0
X

Qt +1
1
0
NV
1
0
Qt

Outputs
Qt +1
0
1
NV
0
1
Q t

+5v

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R3
330

CLK

Circuito Disparador

U2:A

6
7474

Page 18

D3
LED-YELLOW

El circuito disparador para los dos circuitos implementados ser el siguiente:

Imagen de la implementacin:
Implementacin de FF JK
Implementacin de FF D

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5. Contador asncrono usando Biestale MOD 16UP.

+5v

7476

14

7476

11

4
1

CLK
Q

10

7476

U4:A

U3:B

7
12

16

CLK
K

16

15

15

CLK
K

10

U3:A

2
1

11

CLK

12

U1:B

Circuito Disparador

14

7476

R7

R8

R4

R5

R6

10k

220

220

220

220

D4

C1

D5

D6

D7

LED-YELLOWLED-YELLOWLED-YELLOW LED-YELLOW

10uF

El circuito disparador a implementar en esta caso es un Astable que se utilizara

como Clock, en la cual trabajara a una Frecuencia de 1hz aprox..
Demostrando en los clculos:

f=

1.44
C 2( R 12+2 R11 )

Remplazando
f=

1.44
10 ( 47000+ 247000 )
5

f =1.021

Obteniendo el siguiente circuito diseado.

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+5v
VOUT

VCC

U5

47k

DC
5

R12

CV

GND

R11
TR

TH

47k

555

C2
10uF

Imagen de la implementacin

5.1 OBSERVACIONES.
El multivibrador monoestable es propenso a falsos disparos debido al ruido
espurio.

6.1 CONCLUSIONES.
Un Flip-Flop es un circuito con una caracterstica de memoria tal que sus salidas

Q,yQ
cambiaran a un nuevo estado en respuesta a un pulso de entrada y
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permanecern en ese nuevo estado aun despus de que terminen el pulso de

entrada.
Los FFs sincronizados por reloj tienen una entrada por reloj (CLK, CP, CK) que
se dispara por flanco, lo cual significa que dispara el FF en una transicin de
pendiente positiva (PGT) o en una transicin de pendiente negativa (NGT).

7.1 BIBLIOGRAFA.

Sistemas Digitales, Principios Y Aplicaciones Ronald J. Tocci.

Datashet-74LS76AP Hitachi
Datashet-74LS74AP Hitachi
http://www.neoteo.com/ne555

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