11 Circuitos Capacidades

TEMA 11: CIRCUITOS BASADOS EN AMPLIFICADORES
OPERACIONALES Y CAPACIDADES
Francisco J. Franco Pelez
d
ri
Apuntes para uso en la asignatua Electrnica Analgica, impartida en la Ingeniera Superior
.u
c
m
o
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h
iv
Pa
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M
a
Electrnica en la Facultad de Fsicas de la Universidad Complutense de Madrid.
Circuitos basados en amplicadores operacionales y capacidades
Tema 10
ndice
1. Circuitos Sample & Hold (S/H)
1.1.
Diferencias entre circuitos S/H y circuitos Track & Hold (T/H)
1.2.
Circuito S/H simple
1.3.
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
No idealidades asociadas a un circuito S/H . . . . . . . . . . . . . . . . . . . . . .
1.3.1.
Tensin de oset de los amplicadores
1.3.2.
Fugas por corrientes de polarizacin de la entrada
1.3.3.
Limitaciones en frecuencia
. . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . .
1.3.4.
Efecto pedestal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.3.5.
Rango de tensiones de entrada
. . . . . . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10
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M
a
Circuitos S/H Mejorados
. . . . . . . . . . . . .
Circuito S/H con realimentacin directa hacia la entrada y reduccin de oset
10
1.4.2.
Circuitos S/H mejorados con reduccin de oset
. . . . . . . . . . . . . .
11
1.4.3.
Circuito S/H con eliminacin de efecto pedestal
. . . . . . . . . . . . . .
12
1.4.4.
Circuito S/H con paso por tierra en periodo de seguimiento
1.4.1.
lu
.e
te
s
n
se
1.4.
. . . . . . . . . . .
. . . . . . . . .
15
la
2. Circuitos basados en la conmutacin de capacidades

Condensadores frente a resistencias en circuitos integrados
. . . . . . . . . . . . .
15
2.2.
Amplicadores de carga
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
15
2.3.
Equivalentes resistivos de condensadores conmutados
. . . . . . . . . . . . . . . .
16
. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
16
os
de
2.1.
2.3.2.
Estudio de un equivalente resistivo (paralelo)
2.3.3.
Otros equivalentes resistivos de capacidades conmutadas
c
m
Relojes no solapados
alu
m
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d
n
2.3.1.
. . . . . . . . . . . . . . . .
17
. . . . . . . . . .
18
. . . . . . . . . . . . . . . .
18
2.4.1.
Integrador con equivalente resistivo paralelo . . . . . . . . . . . . . . . . . .
20
2.4.2.
Integrador con equivalente resistivo insensible a capacidades parsitas
. . .
22
. . . . . . . . . . . . . .
23
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
24
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.u
de
Diseo de un ltro RC con capacidades conmutadas
so
2.4.
13
2.6.
Uso de la transformada z
:/
Limitaciones de los circuitos de capacidades conmutadas
iv
2.5.
tt
p
25
3. Otros Circuitos basados en amplicadores operacionales

y capacidades
Electrnica Analgica
Ingeniera Superior en Electrnica
d
ri
Tema 10
M
a
Figura 1: Seal analgica muestreada por un circuito S/H ideal.
1. Circuitos Sample & Hold (S/H)
Los circuitos Sample & Hold (Abreviadamente, S/H) son ampliamente utilizados en disciplinas
lu
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s
n
se
relacionadas con el tratamiento de la seal. Desde el punto de vista de esta materia, un circuito S/H
la
es un bloque que selecciona un valor de seal analgica en un determinado instante, marcado por
de
un reloj, y mantiene su valor hasta que el reloj ordena repetir el proceso. Este tipo de estructuras
os
son necesarias antes de realizar una conversin de analgico a digital (A/D), en la elaboracin de
alu
m
a
d
n
ltros digitales, etc. Como todo bloque real, los circuitos S/H muestran discrepancias respecto a
los modelos ideales en los que estn basados y, por ello, se han diseado distintas arquitecturas que
c
m
permiten adaptar su modo de trabajo a los requerimientos del diseo.
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de
1.1. Diferencias entre circuitos S/H y circuitos Track & Hold (T/H)
w
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Pa
ra
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Es habitual utilizar en la literatura los trminos Sample & Hold (S/H) y Track & Hold (T/H)
como si fueran sinnimos. En realidad, estos dos conceptos son ligeramente distintos. Bsicamente,
que tiene un periodo T. As, el comportamiento tpico consiste en la captura de la seal
:/
reloj,
iv
un circuito S/H es un circuito T/H ideal. Todo circuito S/H es controlado por una seal digital de
tt
p
durante el periodo de reloj ALTO y retencin durante el BAJO. En un circuito S/H ideal, el proceso
ocurre de manera instantnea tras el anco de subida del reloj, como se muestra en Fig. 1.
Sin embargo, en los circuitos reales esto no ocurre como debiera. En algunos casos, la seal de
entrada se transmite directamente a la salida cuando la seal de reloj est en ALTA (Fig. 2).
En otros casos, sin embargo, la salida no es idntica a la entrada sino que, durante el tiempo
de establecimiento, la salida se hace igual a una tensin predenida. Por ejemplo, tierra, como se
muestra en Fig. 3.
En cualquier caso, en el diseo analgico los trminos S/H y T/H son utilizados indistintamente,
siendo en la prctica sinnimos.
Electrnica Analgica
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Tema 10
Figura 2: Seal analgica muestreada por un circuito S/H real o T/H. Puede apreciarse la necesidad
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se
de un tiempo mnimo de establecimiento en el que la salida y la entrada son similares.
Figura 3: Seal analgica muestreada por un circuito T/H real con bajada a tierra cuando el reloj
est en ALTA.
Electrnica Analgica
Tema 10
Figura 4: Circuito S/H sencillo.
es la seal de reloj.
1.2. Circuito S/H simple
d
ri
El modo ms sencillo de construir un circuito S/H real es el mostrado en Fig. 4. El funcionamiento

de este dispositivo es extremadamente sencillo. Durante los periodos de reloj con valor ALTO, el
M
a
conmutador se cierra uniendo la salida del amplicador A con el condensador
CH
y la entrada del
amplicador B. En otras palabras, hemos colocado dos seguidores de tensin consecutivos de modo
en el condensador
VIN = VOU T . Por otra parte, se almacena una carga QH = CH VB = CH VIN
que
CH .
no puede escaparse a ningn sitio ya que ste est conectado a un amplicador con impedancia
la
CH
lu
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te
s
n
se
Cuando el reloj pasa a estado BAJO, el conmutador se abre. Puesto que la carga atrapada en
VIN
en el
momento en que se produjo la desactivacin del interruptor. En consecuencia, el valor de
VOU T
VB
de
de entrada idealmente innita, la tensin
permanece constante e igual al valor de
os
tambin permanece constante consiguindose as la retencin.
alu
m
a
d
n
Por qu se ponen dos amplicadores? El primer amplicador, A, se utiliza para evitar que el
c
m
circuito cuya salida se conecta a la entrada del circuito S/H ataque directamente el condensador. As,
se evita que la impedancia del condensador afecte a ese circuito y pueda causar su desestabilizacin.
id
VOU T
.u
so
que, si el bloque conectado a
tiene una impedancia de entrada muy baja, el condensador
de
En circunstancias favorables, A puede ser eliminado. El otro amplicador se coloca para evitar
w
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Pa
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se descargue antes de tiempo. Si existen necesidades de espacio, este amplicador tambin puede
ser eliminado siempre y cuando el circuito que se conecte al condensador tenga una impedancia de
iv
entrada adecuada.
:/
Finalmente, hay que recordar que los amplicadores operacionales pueden reemplazarse en tec-
tt
p
nologas CMOS por pares diferenciales simples con una ganancia sucientemente alta, tal y como
se estudi en temas anteriores.
1.3. No idealidades asociadas a un circuito S/H

El circuito de Fig. 4 es el circuito S/H ms sencillo de realizar cumpliendo unas mnimas especicaciones relativas al aislamiento del condensador. Sin embargo, en l aparecen algunos defectos
que son comunes, en mayor o menor grado, al resto de circuitos S/H.
Electrnica Analgica
Tema 10
1.3.1. Tensin de oset de los amplicadores

Los amplicadores operacionales de Fig. 4 se han supuesto ideales cuando en realidad no lo son.
As, tienen una serie de defectos como la tensin de oset de la entrada. Supongamos que cada
transistor tiene una tensin de oset
VOSX
y que el conmutador est cerrado. Es fcil ver que, en
estas circunstancias, la salida del amplicador es:
VOU T = VIN + VOSA + VOSB
(1)
En muchos casos, los amplicadores operacionales se han construido en tecnologa CMOS o, al
d
ri
menos, con par diferencial de entrada FET. Recordemos que estos amplicadores se caracterizaban
por una tensin de oset de varios milivoltios por lo que, al producirse la suma de las tensiones de
M
a
oset, el error en la salida aumenta. Ciertamente, en algunas ocasiones el azar querr que ambas
tensiones de oset se compensen. Sin embargo, todo ingeniero debe estar preparado para trabajar
en condiciones de peor caso por lo que deben utilizarse tcnicas ecientes para mitigar este error.
lu
.e
te
s
n
se
Algunas de ellas se vern en apartados posteriores.
la
1.3.2. Fugas por corrientes de polarizacin de la entrada
de
En el circuito de Fig. 4, el condensador est conectado a la entrada no inversora del amplicador
os
operacional B. En este terminal habr una corriente de polarizacin de la entrada,
alu
m
a
d
n
la carga atrapada en el condensador. As, suponiendo que la
IB > 0
IB , que alterar
cuando la corriente entra y
c
m
QH = IB
T
2
(2)
.u
de
igual a:
que es negativa cuando sale, durante el semiperiodo de retencin se perder una cantidad de carga
id
so
Siendo T el periodo del reloj que muestrea la seal. Se ha supuesto que el tiempo de retencin
w
w
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Pa
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es la mitad de este periodo aunque esta condicin no es obligatoria. En consecuencia, la cada de
/
:/
VOU T = VB =
QH
IB T
=
CH
CH 2
(3)
tt
p
iv
tensin en el condensador y, por tanto, en la salida sera:
Esta cada de tensin tiene importancia en diversas circunstancias como, por ejemplo, en la
conversin analgico-digital. En general, todo conversor A/D necesita que la tensin por codicar se
mantenga estable durante el proceso de conversin. As, si la variacin especicada por la ecuacin
anterior supera el margen de error permitido por el conversor A/D durante el proceso de conversin,
la salida digital ser errnea.
En conclusin, el diseador debe evitar que esto ocurra eligiendo adecuadamente los valores de
T,
CH
IB .
Electrnica Analgica
Tema 10
M
a
d
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(a)
(b)
Figura 5: Circuito S/H sencillo. El conmutador es un transistor NMOS (a) en el que se ha formado
un canal por acumulacin de electrones junto al xido, atrados por la tensin positiva de la puerta
la
1.3.3. Limitaciones en frecuencia
lu
.e
te
s
n
se
(b).
de
Todo circuito S/H tiene una serie de limitaciones que impiden que puedan funcionar a cualquier
alu
m
a
d
n
os
frecuencia de trabajo. Existen dos causas que llevan a esta conclusin:
ancho de banda y slew rate nitos.
c
m
1. Los amplicadores operacionales son reales y, por tanto, cuentan con un producto ganancia-
.u
de
2. De acuerdo con el teorema de Nyquist, toda seal con una frecuencia caracterstica f solo
id
so
puede ser regenerada completamente si la frecuencia de muestreo es superior a 2f. De este
w
w
Pa
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u
modo, si se muestrea la seal con un periodo T, la frecuencia de muestreo ser 1/T y, por
e
rs
tanto, toda seal con frecuencia superior a 1/2T no podr ser regenerada posteriormente. En
/
:/
iv
la prctica, este lmite es incluso ligeramente inferior.
tt
p
1.3.4. Efecto pedestal
Puede decirse que el fenmeno ms caracterstico de los circuitos
Origen del efecto pedestal
S/H es el efecto pedestal y asociado a las caractersticas de construccin de un conmutador real.

Hasta ahora, se ha hablado siempre de conmutadores lgicos ideales sin detallar qu encierran en
su interior. En la prctica, muchos circuitos utilizan transistores NMOS que pasan de zona lineal a
corte en funcin de la tensin aplicada entre sus extremos, como se muestra en Fig. 5.
Aceptemos que la seal de reloj ucta entre una tensin
VL = VDD
VL = VSS , VDD > VSS .
Cuando la tensin de puerta del transistor es alta, se forma un canal de tipo N tras acumularse una
cantidad de carga igual a:
Electrnica Analgica
QCHN = COX W L (VGS VT N )
(4)
Tema 10
Siendo
COX
la capacidad del xido por unidad de supercie, W y L las dimensiones del canal
(WL es el rea del condensador de puerta) y
VG = VDD
VS = VA = VB = VIN ,
VT N
la tensin umbral del transistor. Ocurre que, como
la expresin anterior se convierte en:
QCHN = COX W L (VDD VIN VT N )
(5)
Imaginemos que pasamos al intervalo de retencin. El valor de la seal de reloj pasa a ser
haciendo que el transistor NMOS entre en zona de corte. Lgicamente, la carga del canal,
VSS
QCHN ,
debe desaparecer y es aqu donde se plantea el problema. Por simplicidad, se supone que la mitad
de la carga es atrada por el operacional A, que la drena ecientemente a tierra, y la otra al nudo
CH .
En consecuencia, la carga que se produjo en el
M
a
entrada del amplicador B, y un condensador,
d
ri
B. En este nudo, la carga se encuentra con una impedancia elevadsima, que es la impedancia de
canal queda atrapada en este condensador produciendo una sbita cada de tensin de valor:
QCHN
1 W LCOX
=
(VDD VT N VIN )
CH
2
CH
(6)
VCH =
lu
.e
te
s
n
se
Este incremento se traduce en la aparicin de un pedestal entre la el ltimo instante del periodo
la
de seguimiento y el valor nal almacenado. Se ha puesto un signo negativo pues los portadores que
de
forman el canal son electrones.
En contra de lo que pudiera pensarse, el efecto pedestal
alu
m
a
d
n
os
Errores transmitidos a la salida
no solo implica un error de oset en la tensin de salida sino que, adems, altera la ganancia del
c
m
.u
(7)
w
w
id
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Pa
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u
so
VOU T = VIN + VCH

1 W LCOX
1 W LCOX
(VDD VT N )
= 1+
VIN
2
CH
2
CH
de
S/H completo es la siguiente:
circuito S/H, que es idealmente 1. Si incluimos el efecto pedestal, la tensin de salida del circuito
iv
En conclusin, el efecto pedestal introduce una tensin de oset y un error de ganancia.
:/
Eliminacin del efecto pedestal
Existen varias tcnicas para eliminar el efecto pedestal. Unas
tt
p
estn basadas en la topologa del circuito, como la que se describe en el apartado 1.4.3, y otras
estn basadas en la mejora del conmutador. Veamos estas ltimas en este apartado.
Un mtodo muy simple para eliminar el efecto pedestal consiste en construir una puerta de
transmisin con un par NMOS y PMOS (Fig. 6).
La principal ventaja de esta estructura es que el canal del transistor PMOS est formado por la
acumulacin de huecos de tal modo que, al destruirse los dos canales, se producira una cancelacin
Electrnica Analgica
Tema 10
M
a
d
ri
Figura 6: Puerta de transmisin mejorada con par NMOS y PMOS.
Figura 7: Puerta de transmisin mejorada con transistor NMOS y dummy transistor.
lu
.e
te
s
n
se
entre ellos. As, la carga creada en ambos canales sera:
de
la
Q
CHN = COX W L (VDD VIN VT N )

Q
CHP = COX W L (VIN VSS VT P )
(8)
alu
m
a
d
n
os
para conseguir una Idealmente, podran ajustarse los parmetros cancelacin total entre ambos
fenmenos. Sin embargo, esto no suele ser un procedimiento able. Por otra parte, se debe garantizar
de
no suele ser posible.
c
m
un sincronismo tal que ambos transistores pasen a corte de forma simultnea y, en la prctica, esto
.u
Otra tcnica consiste en utilizar exclusivamente transistores NMOS. En particular, un transistor
id
so
NMOS de relleno (dummy transistor ) con sus terminales cortocircuitados (Fig. 7).
w
w
e
rs
Pa
ra
u
El segundo transistor tiene la propiedad de que su longitud/anchura es la mitad del primero y
principal. Puesto que su seal de control es opuesta a la del NMOS principal, se crear en l el canal
:/
iv
cuando desaparezca en el otro. En otras palabras, los electrones que sobran en el NMOS principal
se utilizan para crear el canal en el secundario evitando que lleguen al condensador
CH .
tt
p
Esta tcnica tiene algunos problemas, siendo el principal el ajuste de las longitudes de los transi-
S/H.
stores. Sin embargo, se pueden obtener reducciones apreciables del efecto pedestal en estos circuitos
1.3.5. Rango de tensiones de entrada

Dado que el conmutador del circuito S/H es, simplemente, uno o varios transistores, se imponen ciertas restricciones en el rango de valores de la seal de entrada y salida. En primer lugar,
supongamos que el conmutador es un transistor NMOS cuya tensin de puerta est conectada a
un reloj cuyo estado ALTO es
Electrnica Analgica
VDD
y su estado BAJO,
VSS .
Por ejemplo, en el caso de una lgica
Tema 10
Figura 8: Circuito S/H con realimentacin directa hacia la entrada del circuito S/H.
es la seal
de reloj.
VDD = 5V
VSS = 0V .
Cuando el reloj est ALTO, el transistor debe ir a zona
compatible TTL,
d
ri
lineal independientemente de la tensin de entrada y a zona de corte si el reloj es BAJO. De la
M
a
primera condicin se deduce que:
VGS > VT N VDD VIN > VT N VIN < VDD VT N
(9)
la
segunda condicin:
VA = VIN .
lu
.e
te
s
n
se
Puesto que la tensin de fuente es equivalente a la de drenador e igual a
de
VGS < VT N VSS VIN < VT N VIN > VSS VT N
De la
(10)
os
En conclusin, el rango de tensiones de entrada est limitado por los niveles de tensin del reloj
alu
m
a
d
n
lgico. En caso de desear extender el rango de tensiones de entrada, debe escalarse la entrada o bien
c
m
.u
de
(level shifters ).
transformar los niveles lgicos del reloj mediante circuitos especiales llamados cambiadores de nivel
id
Pa
ra
u
so
1.4. Circuitos S/H Mejorados
w
w
e
rs
Los defectos que posee el circuito S/H simple descrito en el apartado 1.2 pueden ser eliminados
iv
mediante modicaciones de la topologa del circuito o agregando nuevos elementos, como resistencias
:/
y otros conmutadores. Sin embargo, a veces la mejora de un parmetro conlleva el empeoramiento
tt
p
del otro. Es responsabilidad del diseador elegir si este intercambio merece la pena.
A continuacin, se muestran algunos ejemplos descritos en la literatura. No son los nicos pero
valen como muestras de las diversas tcnicas que pueden utilizarse para el diseo de estos sistemas.
1.4.1. Circuito S/H con realimentacin directa hacia la entrada y reduccin de oset
Una forma muy sencilla de eliminar la tensin de oset del circuito S/H simple consiste en
realimentar la entrada del primer amplicador con la salida:
La gran ventaja del anterior circuito es la siguiente. Supongamos en primer lugar que los amplicadores tienen la misma ganancia en lazo abierto, A, y que cada uno tiene una tensin de oset
Electrnica Analgica
10
Tema 10
VOSX .
Adems, el conmutador est cerrado por lo que
VA = VB .
Puede deducirse fcilmente que:
VA = A [(VIN + VOSA ) VOU T ]
(11)
VOU T = A [(VA + VOSB ) VOU T ]
(12)
La resolucin de este sistema de ecuaciones es sencilla y nos lleva a la siguiente conclusin:
VOU T =
1
A2

VIN + VOSA + A1 VOSB '
+

' 1 A1 VIN + VOSA + A1 VOSB
(13)
d
ri
1+
A1
En consecuencia, la tensin de oset correspondiente al segundo amplicador ha quedado prc-
M
a
ticamente eliminada.
Esta conguracin puede ser til en tecnologas BICMOS que posibilita el uso de un amplicador
de entrada bipolar como A y un FET de alta impedancia de entrada y, en general, de alta tensin de
oset, en la posicin B. De este modo, la estructura propuesta es ptima pues consigue minimizar
lu
.e
te
s
n
se
la tensin de oset del sistema al tener el amplicador bipolar un bajo valor de oset en tanto que
la
el oset del FET desaparece. Por otro lado, como ste tiene una alta impedancia de entrada, se
de
evita la descarga del condensador.
Lgicamente, hay inconvenientes en esta estructura, siendo el principal el empeoramiento del
alu
m
a
d
n
os
comportamiento en frecuencia. Durante los periodos de mantenimiento, el conmutador se abre

haciendo que la salida del amplicador A se encuentre al aire. En consecuencia, no est realimentado
c
m
y pasa a saturacin. Cuando se pase al intervalo de seguimiento de la seal, el amplicador debe

pasar a zona lineal antes de que la entrada del circuito S/H llegue a la capacidad y, por tanto, a la
.u
de
salida.
id
so
Por otra parte, este tipo de realimentacin puede inutilizar el sistema llevndolo a oscilaciones
w
w
e
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Pa
ra
u
si la realimentacin no cumple las condiciones de estabilidad.
:/
iv
1.4.2. Circuitos S/H mejorados con reduccin de oset
tt
p
En el apartado anterior, se vio que el mayor problema del circuito S/H con reduccin de oset
era el paso a saturacin del amplicador operacional situado en la entrada. Un mtodo sencillo
para evitar este problema consiste en el uso de dos conmutadores adicionales y la seal de reloj
complementada (Fig. 9).
En este circuito, cuando el reloj est ALTO, se entra en el periodo de seguimiento de la seal
y S1 y S3 se cierran en tanto que S2 se abre. De este modo, el primer operacional se realimenta
directamente desde la salida eliminndose la tensin de oset de entrada del amplicador B. Sin
embargo, cuando el reloj pasa a BAJO, comienza el periodo de retencin y ambos amplicadores
se realimentan por separado como seguidores de tensin, garantizando el buen comportamiento en
frecuencia del sistema.
Electrnica Analgica
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Tema 10
Figura 9: Circuito S/H con eliminacin de oset y mejor comportamiento en frecuencia. S1 y S3
estn controlados por el reloj y S2 por el complementado.
d
ri
Se elimina realmente la tensin de oset del sistema? La respuesta es s. Incluso cuando el
M
a
amplicador B pasa a comportarse como un seguidor de tensin y suma su tensin de oset a la

salida, la aportacin de sta contina siendo nimia. As, se puede demostrar que, durante el periodo
de seguimiento, la tensin en el nudo B es:
(14)
lu
.e
te
s
n
se
VA ' VIN + VOSA 1 A1 VOSB

VA
VOU T .
Por tanto, cuando el
la
Expresin deducida directamente de combinar el valor de
de
amplicador B se congure como seguidor de tensin, la tensin de salida ser:
(15)
alu
m
a
d
n
os
VOU T = VA + VOSB ' VIN + VOSA + A1 VOSB
Con lo que se garantiza la eliminacin de la tensin de oset del segundo amplicador operacional.
c
m
El inconveniente de esta estructura es obvio: Se ha aumentado la complejidad del sistema intro-
.u
de
duciendo, por ejemplo, una nueva seal de reloj as como otros conmutadores. Sin embargo, debe
so
tenerse en cuenta que esto ltimo no es un defecto muy grave pues cada conmutador consta de
w
w
id
Pa
ra
u
uno o dos transistores en tanto que cada amplicador operacional consta de varias decenas. En
e
rs
consecuencia, el aumento relativo del nmero de transistores no es desproporcionado.
:/
iv
1.4.3. Circuito S/H con eliminacin de efecto pedestal
tt
p
sta es otra conguracin parecida a la anterior pero que cuenta con con una caracterstica
especial (Fig. 10). El condensador se encuentra entre el terminal negativo y la salida de modo que la
diferencia de tensin en el condensador es
VOU T .
Este signo negativo implica que, para conseguir
estabilizar el sistema con realimentacin negativa, se intercambian los roles habituales de las entradas
inversoras y no inversoras del amplicador A.
A qu se debe la curiosa realimentacin a travs del terminal positivo? Imaginemos que se
aparece una pequea excitacin, p. e. ruido, en
VB
durante el periodo de seguimiento. Aceptemos
que esta tensin crece. En consecuencia, al estar conectado

Como
VOU T
VB
al terminal inversor,
es la entrada no inversora del amplicador A, el incremento inicial
descenso en la salida de A, que no es sino
Electrnica Analgica
VB ,
VOU T disminuye.
de VB causa un
estabilizando el sistema. Si hubiese entrado por la
12
Tema 10
M
a
d
ri
Figura 10: Circuito S/H con eliminacin de pedestal
lu
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se
Figura 11: Circuito S/H con paso a tierra en periodo de seguimiento.
la
entrada inversora, la excitacin se realimentara llevando el sistema a saturacin.
de
En este circuito, si suponemos que los amplicadores se encuentran en zona lineal, se puede
os
demostrar con facilidad que, durante el periodo de seguimiento:

1
1
V
+
A
V
IN
OSA
OSB
1 + A2
alu
m
a
d
n
VOU T =
(16)
.u
de
tendr durante el periodo de retencin.
c
m
En conclusin se elimina la tensin de oset del segundo amplicador, propiedad que se man-
so
Sin embargo, la principal ventaja de esta conguracin radica en que el conmutador S1 est
w
w
id
Pa
ra
u
siempre conectado a la tierra virtual creada por el amplicador B durante el periodo de seguimiento.
e
rs
Por tanto, el error introducido por el efecto pedestal es constante e independiente de la tensin de
iv
entrada, y equivalente a una tensin de oset, que puede ser fcilmente eliminada.
:/
El mayor problema de este circuito es la velocidad de trabajo. Como en el apartado 1.4.1, el
tt
p
amplicador A no es realimentado y, para evitar que vaya a saturacin, el conmutador S2 conecta

la salida a tierra. De este modo, se evita que el amplicador vaya a saturacin a expensas de un
incremento en el consumo de corriente debido a esta conexin a tierra, que es un camino de muy
baja impedancia a tierra que podra requerir mucha corriente.
1.4.4. Circuito S/H con paso por tierra en periodo de seguimiento

Para concluir el bloque destinado a los circuitos S/H, vamos a examinar una estructura de
caractersticas distintas a los estudiados anteriormente (Fig. 11).
1. Este circuito cuenta con las siguientes propiedades. Cuando el reloj est ALTO, los conmu-
Electrnica Analgica
13
Tema 10
tadores S1 y S3 se cierran en tanto que S2 se abre. En estas circunstancias, ocurren dos

cosas:
a) Los nudos B y OUT se cortocircuitan y, como B es una tierra virtual,
VOU T = 0 durante
el intervalo de seguimiento.
b) El condensador
CH
se carga con una diferencia de tensin
VIN .
Sin embargo, cuando el reloj pasa a BAJO, S1 y S3 se abren y S2 se cierra. En estas circunstancias,
la tensin de salida
VOU T
es la del condensador que se haba cargado con una tensin
VIN
durante
el periodo de seguimiento. Como conclusin, el lector puede comprobar que el diseo de circuitos
d
ri
S/H es un dominio bastante abierto y sujeto a la innovacin. Es posible crear circuitos S/H con
M
a
ganancia o atenuacin, inversores o no inversores, con ltrado simultneo, etc. Tambin es posible
construir circuitos S/H en tecnologas bipolares aunque, en este caso, las tcnicas son levemente
distintas pues los conmutadores se crean con estructuras de cuatro diodos. Es posible incluir tambin
resistencias en estos sistemas para dotarlos de ganancias distintas de 1. Sin embargo, es ms comn
.u
c
m
o
w
:/
w
w
id
e
rs
tt
p
h
iv
Pa
ra
u
so
de
alu
m
a
d
n
os
de
la
lu
.e
te
s
n
se
el uso de capacidades conmutadas, tal y como se mostrar en el siguiente captulo.
Electrnica Analgica
14
Tema 10
Figura 12: Amplicador inversor de carga
d
ri
2. Circuitos basados en la conmutacin de capacidades

M
a
En la actualidad, gran cantidad de circuitos integrados analgicos construidos en tecnologa

CMOS utilizan una tcnica de diseo basada en el uso exclusivo de capacidades, prescindiendo por
completo de resistencias y otros elementos pasivos.
lu
.e
te
s
n
se
2.1. Condensadores frente a resistencias en circuitos integrados
la
Las resistencias incluidas en circuitos integrados conllevan una serie de inconvenientes durante
de
proceso de fabricacin. En primer lugar, las resistencias ms fciles de construir, que son las de
os
resistencias de difusin, presentan tolerancias muy altas. As, es posible hallar desviaciones del 20-
alu
m
a
d
n
30 % en los valores de diversas resistencias construidas siguiendo los mismos pasos de fabricacin.
Otras resistencias, como las resistencias de pelcula delgada, son mucho ms precisas pero ms caras
c
m
de construir pues requiere el ajustado de su valor por medio de un lser.
de
Por otra parte, las resistencias ocupan una supercie considerable en la oblea de silicio en
.u
comparacin con la que ocupan otros dispositivos tpicos de la tecnologa CMOS.
id
so
Por el contrario, los condensadores integrados presentan una tolerancia muy baja. As, es factible
w
w
e
rs
Pa
ra
u
obtener valores del 0.1 % sin encarecer excesivamente el proceso de fabricacin. Por otra parte, sus
dimensiones son considerablemente ms pequeas que las de las resistencias.
:/
iv
Por todo ello, se utilizan ampliamente tcnicas que permiten utilizar estos condensadores como
tt
p
resistencias basadas en la transferencia de carga entre capacidades.
2.2. Amplicadores de carga

Una primera opcin para evitar el uso de resistencias en circuitos integrados se basa en el concepto
de amplicacin de carga. As, bastara por utilizar condensadores en lugar de resistencias y centrarse
en la carga acumulada entre los terminales de los condensadores en lugar de en la corriente.
Por ejemplo, un amplicador de carga muy sencillo es el siguiente: Aceptemos que el amplicador
operacional est en zona lineal. En estas circunstancias,
Electrnica Analgica
VA = 0
al ser el nudo A una tierra virtual.
15
Tema 10
Eso signica que, en el condensador C1 se ha almacenado una carga igual a:
QA = C1 (VIN VA ) = C1 VIN
(17)
Recordemos que, en un condensador se entiende que aparece una carga

otra carga
carga
QA
en el otro. En consecuencia, en el extremo de
C1
QA
en un extremo y
prximo al nudo A aparece una
QA .
De dnde ha venido esa carga? No existe ningn punto por donde puede entrar o salir corriente
(recordemos que el operacional tiene una impedancia innita) de modo que la nica posibilidad es
+QA
en el extremo de
en
C2 ,
es obvio que debe aparecer una diferencia de
M
a
+QA
Sin embargo, si aparece una carga
prximo al nudo A. As,
d
ri
se garantiza la neutralidad elctrica.
C2
que, simultneamente, haya aparecido una carga
tensin entre los extremos del condensador. Este potencial sera:
(18)
QA
C1
= VIN
C2
C2
la
Igualando trminos, se deduce que:
lu
.e
te
s
n
se
QA = C2 (VA VOU T ) = C2 VOU T
de
VOU T =
(19)
os
Obtenindose de este modo la amplicacin. Lamentablemente, esta estructura no funciona
alu
m
a
d
n
siempre puesto que se han despreciado las no idealidades del amplicador. Si estuviramos estudiando
c
m
el comportamiento DC, las corrientes de polarizacin drenaran o aumentaran la carga acumulada
en los transistores llevando el sistema a saturacin. Para que este tipo de circuitos funcione en
.u
de
modo continuo, es necesario refrescar peridicamente el contenido de los transistores para evitar
e
rs
Pa
ra
u
siguiente apartado.
w
w
id
so
situaciones como sta. Todo ello ser posible de realizar con las tcnicas que se muestran en el
:/
iv
2.3. Equivalentes resistivos de condensadores conmutados
tt
p
Es posible realizar falsas resistencias en circuitos integrados mediante tcnicas de transferencia
peridica de carga entre condensadores en conmutacin.
2.3.1. Relojes no solapados

Antes de profundizar en este apartado, es necesario indicar que la construccin de equivalentes
resistivos de condensadores conmutados requiere relojes complementarios no solapados. En otras
palabras, se necesitan dos seales de reloj tales que:
Si una seal est en ALTA, la otra est en BAJA.
Electrnica Analgica
16
Figura 13: Relojes complementarios no solapados (1 ,
2 ).
Entre cada dos lneas de puntos, se
lu
.e
te
s
n
se
M
a
d
ri
muestra el intervalo temporal en el que ambos relojes estn con salida BAJA.
Tema 10
de
la
Figura 14: Equivalente resistivo paralelo de una resistencia por medio de un condensador.
alu
m
a
d
n
os
relojes estn en BAJA.
Entre los semiperiodos en ALTA de cada seal, existe una zona de transicin en la que ambos
Estas condiciones se imponen para evitar que dos conmutadores puedan estar en conduccin si-
c
m
.u
de
en Fig. 13.
multneamente y evitar la formacin de cortocircuitos. Las dos condiciones anteriores se resumen
w
w
id
e
rs
Pa
ra
u
so
2.3.2. Estudio de un equivalente resistivo (paralelo)

Un equivalente resistivo tpico es la estructura mostrada en Fig. 14.
1 .
valo ALTO de
En estas circunstancias, el condensador C se conecta directamente a
:/
iv
Esta estructura se denomina equivalente resistivo paralelo . Supongamos que se inicia el inter-
V1
por lo
tt
p
que acumula una carga igual a:
Q1 = CV1
(20)
Una vez que nalice este semiperiodo, el condensador controlado por

estas circunstancias, el condensador se conecta a la tensin
V2
1 se abre y se cierra 2 . En
por lo que la carga que se almacena
en ese instante en el condensador es:
Q2 = CV2
(21)
En otras palabras, en este intervalo el condensador pierde una carga igual a:
Q = Q1 Q2 = C (V1 V2 )
Electrnica Analgica
(22)
17
Tema 10
Figura 15: Filtro integrador
Una vez que
pasa a BAJA,
pasa a ALTA y se reinicia el proceso. Tngase en cuenta que
todo esto ha ocurrido en un intervalo de duracin T, siendo T el periodo de ambos relojes.
se ha transferido a
V2
Q de V1
d
ri
Qu es lo que ha hecho la red? Puede entenderse que se ha tomado una carga
y que
en un tiempo T. En otras palabras, se ha producido una corriente elctrica
M
a
que, por trmino medio, es:
(23)
C
Q
= (V1 V2 )
I =
T
T
Esta expresin es formalmente similar a la ley de Ohm pues liga una corriente con una diferencia
T/C.
lu
.e
te
s
n
se
de tensin. Por ello, puede deducirse que la red anterior es equivalente a una resistencia de valor
la
En consecuencia, una eleccin cuidadosa de T y de C nos permitira modelar cualquier resistencia.
de
Evidentemente, deben cumplirse ciertas condiciones. De ellas, la ms importante es que estamos
T 1
os
trabajando con circuitos muestreados en los que es aplicable el teorema de Nyquist. Por tanto,
alu
m
a
d
n
debe ser mayor que el doble de la mxima frecuencia de las seales del circuito.
c
m
2.3.3. Otros equivalentes resistivos de capacidades conmutadas
.u
de
En el apartado anterior, se realiz un estudio de una red con capacidades conmutadas, llamada
id
so
equivalente paralelo . Existen ms modelos descritos en la literatura. En el cuadro 1 se muestran
w
w
e
rs
Pa
ra
u
algunos de los ms populares. Para conocer las ventajas y desventajas de cada uno de ellos, se remite
iv
al estudiante a la bibliografa de la asignatura y a la parte nal de estos apuntes.
:/
tt
p
2.4. Diseo de un ltro RC con capacidades conmutadas

Con todo lo explicado en el apartado anterior, se va a proceder a obtener circuitos conmutados
equivalentes a un circuito integrador formado por un amplicador operacional, un condensador y

una resistencia (Fig. 15).
En este circuito, puede demostrarse que la ganancia es:
G (s) =
1
VOU T (s)
=
VIN (s)
RCs
(24)
Veamos ahora algunos ejemplos de redes de conmutacin equivalentes.
Electrnica Analgica
18
Tema 10
Modelo
Resistencia
equivalente
d
ri
Construccin
T
C
la
Insensible a
.u
c
m
T
C
w
w
T
C1 +C2
tt
p
:/
e
rs
iv
id
Serie-paralelo
so
de
alu
m
a
d
n
os
de
capacidades parsitas
Pa
ra
u
lu
.e
te
s
n
se
M
a
Serie
T
4C
Puerta bilineal
Cuadro 1: Equivalentes resistivos de algunas redes.
Electrnica Analgica
19
Tema 10
la
lu
.e
te
s
n
se
M
a
d
ri
Figura 16: Filtro integrador con capacidad de conmutacin en paralelo.
de
Figura 17: Filtro integrador con capacidad en conmutacin en paralelo. En el instante A, ambos
VOU T [(n 1) T ].
os
conmutadores estn en paralelo siendo la tensin de salida
alu
m
a
d
n
2.4.1. Integrador con equivalente resistivo paralelo

T
C1
= R1 ,
c
m
de
el Cuadro 1, suponiendo que
Primeramente, se reemplazar la resistencia con el equivalente resistivo en paralelo, descrito en

siendo T el periodo de los relojes y
C1
la capacidad de
.u
conmutacin. As, el circuito de Fig. 15 se convierte en el de Fig. 16.
iv
se activa el periodo n de
VOU T (nT )
w
w
e
rs
Pa
ra
u
que la tensin en la salida es
id
so
Supongamos que estamos a punto de llegar al instante
1 ,
n T.
En estas circunstancias, se sabe
ya que sta es la tensin que existe en la salida cuando
que es el reloj principal. En este instante, ambos conmutadores se
:/
encuentran abiertos, tal y como se muestra en Fig. 17. Imaginemos que ahora pasamos al instante
tt
p
B. Estamos ahora metidos de lleno en el periodo n, que es marcado por
1 ,
y el conmutador S1 se
cierra, como muestra Fig. 18.
En este momento, se almacena una carga
Q1
que estamos en el instante nT. Por otra parte, durante este

Como ya estamos en el semiperiodo alto de
formalmente,
1 ,
C1 , de valor Q1 = C1 VIN (nT ) ya

tiempo la salida VOU T no ha cambiado.
en la capacidad
podemos decir que, en estos instantes, la salida es,
VOU T (n T ).
Imaginemos que entramos en el siguiente subintervalo, en el que se abre S1 y se cierra S2 (Fig.

19). En este momento,
C1
se conecta a una tierra virtual por lo que toda la carga
Q1
debe drenarse.
Como el nico sitio donde puede acumularse es en el condensador C, la carga total que aparece en
Electrnica Analgica
20
Tema 10
Figura 18: Filtro integrador con capacidad en conmutacin en paralelo. El sistema se encuentra en
de
la
lu
.e
te
s
n
se
M
a
d
ri
el instante B.
Figura 19: Filtro integrador con capacidad en conmutacin en paralelo. El sistema se encuentra en
este condensador es:
c
m
alu
m
a
d
n
os
el instante C.
.u
(25)
id
QC,0 la carga almacenada inicialmente en C, que estaba polarizado entre una tierra virtual
so
Siendo
de
QC = QC,0 + Q1 = CVOU T (nT ) + C1 VIN (nT )
w
w
e
rs
VOU T (TC ) =
C1
QC
= VOU T (nT )
VIN (nT )
C
C
(26)
:/
iv
Pa
ra
u
y la salida en el instante nT. En consecuencia, la tensin de salida es:
tt
p
Sin embargo, el instante C ha llegado demasiado tarde para ser contado en el intervalo n. El reloj
est en baja y no vuelve a activarse hasta el siguiente intervalo. Por tanto, a efectos prcticos
no debe entenderse
VOU T (TC )
como el intervalo n, sino como el siguiente. Por tanto, la ecuacin
de diferencias es:
VOU T [(n + 1) T ] = VOU T (nT )
C1
VIN (nT )
C
(27)
Ecuacin que describe con mayor exactitud el comportamiento del sistema.
Electrnica Analgica
21
Tema 10
2.4.2. Integrador con equivalente resistivo insensible a capacidades parsitas

Ahora, vamos a estudiar el equivalente del integrador RC pero utilizando un equivalente resistivo
distinto. En particular, elegimos el equivalente resistivo inmune a capacidades parsitas (Cuadro 1)
M
a
d
ri
con lo que el ltro RC se transforma en Fig. 20.
Figura 20: Filtro integrador con capacidad en conmutacin insensible a capacidades parsitas.
Analicemos la red como en el apartado 2.4.1. Imaginemos que nos encontramos en los ltimos
VOU T [(n 1) T ].
c
m
de
alu
m
a
d
n
os
de
la
la tensin de salida ser
lu
.e
te
s
n
se
instantes del intervalo (n-1) y que todos los conmutadores estn activados (Fig. 21). Evidentemente,
.u
id
so
w
w
:/
e
rs
tt
p
h
iv
Pa
ra
u
En el instante B, se ha cerrado el circuito segn Fig. 22.
Al aplicar la tensin entre los extremos del condensador
C1 ,
aparece una carga
Q1
entre sus
extremos, de valor:
Q1 = C1 VIN (nT )
Electrnica Analgica
(28)
22
Tema 10
Sin embargo, esto implica que en uno de los planos del condensador aparece una carga negativa,
Q1 .
Como inicialmente hay neutralidad elctrica, debe existir algn resto de carga
+Q1
en algn
lugar. Al tener el operacional una impedancia innita, el nico lugar apropiado para almacenarla es
C. Por tanto, la cantidad de carga acumulada en este condensador en el instante B es:
QC = QC,0 + Q1 = CVOU T [(n 1) T ] + C1 VIN (nT )
(29)
Fijmonos ahora en un punto dramtico: Estamos midiendo la carga en el instante

momento, an est en ALTA el reloj
1 ,
TB .
En este
que marca el intervalo de trabajo. Por tanto, an estamos
M
a
QC (TB ) = CVOU T (TB ) CVOU T (nT ) =
d
ri
en el intervalo n. En consecuencia:
= CVOU T [(n 1) T ] + C1 VIN (nT )
De lo que se deduce que:
(30)
C1
VIN (nT )
C
(31)
la
lu
.e
te
s
n
se
VOU T (nT ) = VOU T [(n 1) T ]
de
Ecuacin muy parecida a Eq. 27 salvo que la entrada acta inmediatamente en la salida y no
os
en el periodo posterior. Esto, como veremos, tiene consecuencias importantes con respecto a la
alu
m
a
d
n
estabilidad una vez que utilicemos la transformacin z para describir estos sistemas.
c
m
2.5. Limitaciones de los circuitos de capacidades conmutadas
.u
de
Los circuitos de capacidades conmutadas cuentan con muchas ventajas a la hora de ser imple-
id
w
w
e
rs
Frecuencia de Nyquist: Los circuitos de capacidades conmutadas no son sino una subclase
Pa
ra
u
1.
so
mentados. Sin embargo, tambin existen algunas desventajas que deben ser reseadas:
iv
de los circuitos muestreados. Por ello, el teorema de Nyquist es aplicable a estos sistemas para
:/
tt
p
Limitaciones de los amplicadores operacionales:
2.
determinar la frecuencia mnima de muestreo y, de este modo, el periodo del reloj.

Los amplicadores que se usan en
los diseos son reales de tal modo que factores como el producto ganancia-ancho de banda o
el slew rate afectan al comportamiento en frecuencia, las tensiones de oset se aaden a la
salida, las corrientes de polarizacin de las entradas pueden descargar los condensadores, etc.
3.
Capacidades parsitas:
Como sabemos, los conmutadores son transistores NMOS en los
que existen capacidades parsitas que deben ser tomadas en cuenta. Por otra parte, existe la
posibilidad de la inuencia del efecto pedestal en la salida.
4.
Realimentacin: En la medida de lo posible, se debe intentar que los amplicadores operacionales tengan cerrado un camino de realimentacin para garantizar la estabilidad del sistema.
Electrnica Analgica
23
Tema 10
Por otro lado, es muy recomendable realizar diseos en los que las entradas no inversoras de
los amplicadores operacionales estn unidas a alguna tensin constante (p. e., tierra).
2.6. Uso de la transformada z

Eq. 27 y Eq. 31 pueden ser reescritas de una manera ms elegante prescindiendo del periodo T
pues, a n de cuentas, una vez realizado el diseo, este parmetro es constante. As, se obtendran
las siguientes ecuaciones:
C1
VIN (n)
C
VOU T (n) = VOU T (n 1)
(32)
d
ri
C1
VIN (n)
C
(33)
M
a
VOU T (n + 1) = VOU T (n)
En denitiva, tenemos ecuaciones de diferencias en las que tiene sentido utilizar la transformada
C1
VIN (z)
C
la
lu
.e
te
s
n
se
zVOU T (z) = VOU T (z)
VOU T (z) = z 1 VOU T (z)
de
z. As, las ecuaciones anteriores se transforman en:
C1
VIN (z)
C
(34)
(35)
HP RL (z) =
C1 z 1
VOU T (z)
=
VIN (z)
C 1 z 1
(36)
c
m
alu
m
a
d
n
de valor:
os
Con lo que, el circuito integrador con equivalente en paralelo tendra una funcin de transferencia
.u
HICP (z) =
VOU T (z)
C1
1
=
VIN (z)
C 1 z 1
(37)
w
w
id
e
rs
Pa
ra
u
so
de
Y el circuito integrador con equivalente inmune a capacidades parsitas:
Hacer esto otorga al diseador un arma muy poderosa. As, es posible obtener circuitos con
iv
capacidades conmutadas que implementen funciones sencillas, sumadores, etc. de tal manera que
:/
sera posible dividir cualquier funcin en el dominio z en componentes sencillas e implementarlas por
tt
p
bloques. Por ejemplo, si colocramos los dos integradores estudiados en cascada (La salida de uno
ataca la entrada del otro), se podra implementar la funcin:
VOU T (z)
H3 (z) =
=
VIN (z)
C1
C
2
z 1
(1 z 1 )2
(38)
En denitiva, se deberan aplicar las mismas tcnicas que las de los ltros analgicos. Por otra
parte, la estabilidad de las funciones z es fcil de realizar investigando si los polos y ceros de la
funcin se encuentran dentro del crculo unidad.
Se remite al estudiante a la lectura de libros existentes en la bibliografa para conocer las tcnicas
Electrnica Analgica
24
Tema 10
ms populares para implementar ltros y otros sistemas en el dominio de la transformada z.
3. Otros Circuitos basados en amplicadores operacionales

y capacidades
En los dos captulos anteriores se ha procedido al estudio de dos tipos de circuitos basados en
el uso de amplicadores operacionales y capacidades: Los circuitos S/H y los circuitos basados en
capacidades conmutadas. Sin embargo, no son los nicos circuitos que pueden construirse. As, es
d
ri
posible la construccin de:
M
a
Circuitos detectores de pico

Recticadores de onda completa
lu
.e
te
s
n
se
Conversores digitales/analgicos (DAC)
Osciladores controlados por tensin
os
Osciladores programables
de
la
Conversores DC/DC (Fuentes conmutadas)
alu
m
a
d
n
Es importante resear tambin que existen conguraciones que permiten eliminar la tensin de oset
de un sistema por medio del uso de capacidades conmutadas. Se remite a la literatura sobre el tema
c
m
.u
w
:/
w
w
id
e
rs
tt
p
h
iv
Pa
ra
u
so
de
para conocer este asunto en mayor profundidad.
Electrnica Analgica
25

11 Circuitos Capacidades

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11 Circuitos Capacidades

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TEMA 11: CIRCUITOS BASADOS EN AMPLIFICADORES

Francisco J. Franco Pelez

Apuntes para uso en la asignatua Electrnica Analgica, impartida en la Ingeniera Superior

Electrnica en la Facultad de Fsicas de la Universidad Complutense de Madrid.

Circuitos basados en amplicadores operacionales y capacidades

Diferencias entre circuitos S/H y circuitos Track & Hold (T/H)

Circuito S/H simple

No idealidades asociadas a un circuito S/H . . . . . . . . . . . . . . . . . . . . . .

Tensin de oset de los amplicadores

Fugas por corrientes de polarizacin de la entrada

Rango de tensiones de entrada

Circuitos S/H Mejorados

Circuito S/H con realimentacin directa hacia la entrada y reduccin de oset

Circuitos S/H mejorados con reduccin de oset

Circuito S/H con eliminacin de efecto pedestal

Circuito S/H con paso por tierra en periodo de seguimiento

2. Circuitos basados en la conmutacin de capacidades

Equivalentes resistivos de condensadores conmutados

Estudio de un equivalente resistivo (paralelo)

Otros equivalentes resistivos de capacidades conmutadas

Integrador con equivalente resistivo paralelo . . . . . . . . . . . . . . . . . .

Integrador con equivalente resistivo insensible a capacidades parsitas

Diseo de un ltro RC con capacidades conmutadas

Limitaciones de los circuitos de capacidades conmutadas

3. Otros Circuitos basados en amplicadores operacionales

Ingeniera Superior en Electrnica

Circuitos basados en amplicadores operacionales y capacidades

Figura 1: Seal analgica muestreada por un circuito S/H ideal.

1. Circuitos Sample & Hold (S/H)

permiten adaptar su modo de trabajo a los requerimientos del diseo.

que tiene un periodo T. As, el comportamiento tpico consiste en la captura de la seal

Ingeniera Superior en Electrnica

Circuitos basados en amplicadores operacionales y capacidades

de un tiempo mnimo de establecimiento en el que la salida y la entrada son similares.

Ingeniera Superior en Electrnica

Circuitos basados en amplicadores operacionales y capacidades

Figura 4: Circuito S/H sencillo.

1.2. Circuito S/H simple

El modo ms sencillo de construir un circuito S/H real es el mostrado en Fig. 4. El funcionamiento

conmutador se cierra uniendo la salida del amplicador A con el condensador

VIN = VOU T . Por otra parte, se almacena una carga QH = CH VB = CH VIN

momento en que se produjo la desactivacin del interruptor. En consecuencia, el valor de

de entrada idealmente innita, la tensin

permanece constante e igual al valor de

tambin permanece constante consiguindose as la retencin.

que, si el bloque conectado a

tiene una impedancia de entrada muy baja, el condensador

se estudi en temas anteriores.

1.3. No idealidades asociadas a un circuito S/H

Ingeniera Superior en Electrnica

Circuitos basados en amplicadores operacionales y capacidades

1.3.1. Tensin de oset de los amplicadores

y que el conmutador est cerrado. Es fcil ver que, en

estas circunstancias, la salida del amplicador es:

VOU T = VIN + VOSA + VOSB

En muchos casos, los amplicadores operacionales se han construido en tecnologa CMOS o, al

Algunas de ellas se vern en apartados posteriores.

1.3.2. Fugas por corrientes de polarizacin de la entrada

En el circuito de Fig. 4, el condensador est conectado a la entrada no inversora del amplicador

operacional B. En este terminal habr una corriente de polarizacin de la entrada,

la carga atrapada en el condensador. As, suponiendo que la

cuando la corriente entra y

es la mitad de este periodo aunque esta condicin no es obligatoria. En consecuencia, la cada de

Apuntes para uso en la asignatua Electrnica Analgica, impartida en la Ingeniera Superior

Circuitos basados en amplicadores operacionales y capacidades

Tensin de oset de los amplicadores

Circuito S/H con realimentacin directa hacia la entrada y reduccin de oset

Circuitos S/H mejorados con reduccin de oset

Diseo de un ltro RC con capacidades conmutadas

3. Otros Circuitos basados en amplicadores operacionales

Circuitos basados en amplicadores operacionales y capacidades

Circuitos basados en amplicadores operacionales y capacidades

Circuitos basados en amplicadores operacionales y capacidades

conmutador se cierra uniendo la salida del amplicador A con el condensador

de entrada idealmente innita, la tensin

Circuitos basados en amplicadores operacionales y capacidades

1.3.1. Tensin de oset de los amplicadores

estas circunstancias, la salida del amplicador es:

En muchos casos, los amplicadores operacionales se han construido en tecnologa CMOS o, al

En el circuito de Fig. 4, el condensador est conectado a la entrada no inversora del amplicador

Circuitos basados en amplicadores operacionales y capacidades

ancho de banda y slew rate nitos.

S/H es el efecto pedestal y asociado a las caractersticas de construccin de un conmutador real.

Circuitos basados en amplicadores operacionales y capacidades

entrada del amplicador B, y un condensador,

En conclusin, el efecto pedestal introduce una tensin de oset y un error de ganancia.

Circuitos basados en amplicadores operacionales y capacidades

Circuitos basados en amplicadores operacionales y capacidades

Circuitos basados en amplicadores operacionales y capacidades

En consecuencia, la tensin de oset correspondiente al segundo amplicador ha quedado prc-

y pasa a saturacin. Cuando se pase al intervalo de seguimiento de la seal, el amplicador debe

1.4.2. Circuitos S/H mejorados con reduccin de oset

Circuitos basados en amplicadores operacionales y capacidades

Figura 9: Circuito S/H con eliminacin de oset y mejor comportamiento en frecuencia. S1 y S3

Se elimina realmente la tensin de oset del sistema? La respuesta es s. Incluso cuando el