Table des matires :

Introduction
I.

II.
III.

Prsentation gnrale du SOI

Applications actuelles et nouvelles
motivations
Diffrentes technologies permettant la
fabrication de wafers SOI :
A.

Les premires mthodes dveloppes :

Silicium sur saphir - SOS :

Isolation dilectrique - DI :
B. Les techniques actuelles et les plus rpandues :
1. Techniques de collage, dites de bonding :
Wafer Bonding
BESOI (Bonded and Etchback SOI)
Eltran (Epitaxial Layer Transfer)
SmartCut (Unibond)

2. Techniques de conversion du matriau :

Ralisation de la couche enterre par
implantation :
SIMOX (Separation by Implantation of Oxygen):

3. Techniques dpitaxie :
Epitaxie

latrale, ELO et MELO :

Conclusion

Introduction
Le domaine de llectronique de puissance se focalise plus
particulirement sur lintgration des fonctionnalits de
commande et de puissance moindre cot, avec des
dimensions rduites. Le problme, quant la coexistence de
ces deux types de composants, provient des forts courants
et/ou fortes tensions rsultant du fonctionnement des modules
de puissance, qui peuvent dgrader le fonctionnement des
composants de commande petit signaux, voire les dtruire.
Plusieurs pistes disolations entre ces deux types de
composants ont t envisages au travers de diffrentes
applications de puissance intelligente . La piste la plus fiable,
que nous allons prsenter dans ce rapport, est la technique
disolation grce des substrats de SOI (Silicon On Insulator).
Afin de faire coexister des composants de commande et de
puissance sur une mme puce, il est ncessaire de dvelopper
un procd permettant la ralisation des wafers SOI partiel
faible cot.
En effet, les motifs doxyde enterrs permettent de procurer
une isolation dilectrique verticale parfaite, qui peut tre
couple avec une isolation latrale par tranches prsentant un
oxyde de silicium sur leurs flancs et remplies de poly-silicium.
Ces caissons SOI parfaitement isols du reste du substrat
peuvent alors accueillir des modules logiques faible puissance,
tandis que les zones de silicium massif accueillent des
composants de puissance, susceptibles de gnrer de fortes
nergies pouvant tre dissipes travers tout le substrat. Une
telle structure SOI partielle est donc particulirement adapte
ce type dapplications, puisquelle permet dliminer les
problmes de courants parasites tels que la diffusion de
porteurs minoritaires, tout en permettant une dissipation
thermique par le substrat pour les applications de puissance
comprenant des modules logiques sur SOI. Elle assure une
isolation dilectrique parfaite, et une rduction de la taille des
structures disolation par rapport aux isolations par jonction.

Le rapport prsent ici sintresse plus particulirement un

procd permettant dobtenir des substrats SOI partiel faible
cot, compltement compatibles avec ce type dapplications.

I. Prsentation gnrale du SOI :

Le terme SOI (Silicon On Insulator) identifie une structure
substrat / film isolant / couche mince de silicium monocristallin
. Le substrat peut tre constitu par des matriaux divers, le
cas dun wafer de silicium est le plus courant. La couche
isolante enterre est souvent une couche doxyde de silicium
(BOX : Buried OXide) dont lpaisseur peut aller de 100nm
3m, mais dautres couches isolantes peuvent tre envisages.
La difficult majeure de ce type de structure est lobtention
dune couche monocristalline sur une couche isolante, car
aucune mthode de dpt ne permet dlaborer des couches
monocristallines sans avoir un germe , c'est--dire un
matriau support prsentant le mme rseau cristallin que celui
souhait pour la couche dpose.
Depuis les annes 1960-1970, de nombreux travaux ont t
mens afin dlaborer ce type de structures. Le premier besoin
pour ces structures SOI tait le durcissement des circuits
intgrs aux irradiations ionisantes pour des applications
militaires et spatiales.
En effet, les forts flux de particules charges engendrent
des photo-courants dans les circuits intgrs. Par ailleurs,
une particule unique trs ionisante (proton ou ion) produit le
long de sa trace un plasma conducteur
(fig. I.1 a) responsable deffets isols : claquages ou courtscircuits, tous deux destructifs ; basculement dun point
mmoire ou erreur dans un circuit logique, non destructifs mais
entranant des erreurs graves au niveau systme.
Le durcissement vis--vis de ces effets est obtenu
principalement par la rduction du volume de silicium
contenant les composants. Lutilisation de fines couches actives

de silicium minimise limpact des radiations ionisantes sur les

performances des composants.
La rduction de volume est obtenue par lemploi dun substrat
SOI dans lequel une mince couche doxyde isole la couche de
silicium de surface contenant les transistors du reste du
silicium.
Ainsi, la majorit des charges gnres en profondeur par
exemple par une particule alpha heurtant un substrat de
silicium sera stoppe (fig. I.1 b) par la couche doxyde
enterre, le volume de silicium actif contamin par cette
particule est rduit, ce qui permet de diminuer le pic de courant
gnr dans la couche active.

Le SOI est fortement susceptible dtre utilis pour la ralisation

des derniers reprsentants des transistors sur silicium. Ces
substrats permettent en effet de suivre plus fidlement la loi de
Moore (fig. I.2) et de passer aux performances de la gnration
suivante avec la mme gomtrie.

II.

Applications actuelles et nouvelles

motivations
De nos jours, cette technologie est de plus en plus adopte
par les industriels du domaine de la microlectronique.
De manire gnrale, le SOI est prsent sur de nombreux
marchs: Principalement pour des applications CMOS car il
permet une augmentation de la vitesse de fonctionnement et
une rduction de la puissance consomme, mais galement
pour les circuits haute tension (pour une meilleure isolation), les
microsystmes et applications photoniques (pour dfinir
facilement les parties mobiles ou les guides optiques), le
transfert de couches minces de silicium
Les matriaux SOI ont historiquement t dvelopps pour trois
raisons :
Dans les annes 70, la motivation principale tait la
protection des circuits aux irradiations ionisantes.
La seconde motivation part de lobservation que les
transistors MOS utilisent seulement la surface du wafer (en
moyenne les 0,1 0,2 m suprieurs du wafer) pour le
transport des lectrons, le reste du substrat constituant un

lment parasite. Les structures SOI peuvent donc tre

utilises pour sparer et isoler les surfaces actives des
composants de linfluence parasite du substrat. Les
paisseurs des couches SOI peuvent tre adaptes
spcifiquement pour chaque application (couches minces
ou ultra minces).
Actuellement, lamlioration des performances des
transistors faible puissance / faible tension de type MOS pousse
de nombreuses compagnies fabricantes de circuits intgrs
utiliser des wafers SOI. Ainsi, pour la mme tension de
commande, les circuits logiques digitaux fonctionnent beaucoup
plus vite sur SOI que sur substrat massif. Il est galement
possible de rduire la consommation en puissance de ces puces
SOI en utilisant des tensions de fonctionnement plus faibles,
tout en assurant des performances quivalentes des circuits
sur substrat massif beaucoup plus gourmands en puissance.
En rsum, un circuit sur SOI de gnration n prsente les
mmes caractristiques lectriques quun circuit sur substrat
massif de gnration n+1. Cet argument est assez fort pour
que la majeure partie des compagnies fabricant des circuits
incluent le SOI dans leur stratgie. Alors que lon approche des
limites technologiques pour les transistors logiques sur silicium,
lutilisation du SOI semble devenir invitable. Les substrats SOI
permettent en effet de rsoudre certains des problmes
rencontrs au cours de la rduction de la taille des structures.
Les couches SOI les plus utilises sont les couches minces ou
ultra minces. Elles permettent la ralisation de composants de
deux sortes (fig. I.3) :
Des composants de type PD pour Partially Depleted, o la
couche de SOI est mince (de 500 800), les zones
dpeuples autour du drain et de la source touchent donc
la couche doxyde enterre mais il subsiste toujours une
rgion quasi neutre quel que soit le rgime de
fonctionnement.

 Des composants de type FD pour Fully Depleted , o la

couche SOI est si mince (de 150 500 ) quelle est
entirement dpeuple pour crer le canal.
Il nexiste alors plus de rgion quasi neutre. Ces deux types de
transistors participent leffort pour un gain en vitesse et en

puissance consomme.

Ceci concerne les applications faible puissance faible tension.

Lutilisation dune couche mince SOI permet de rduire la
quantit de charges lectriques dplacer durant une

commutation, ce qui augmente la vitesse de commutation

jusqu 15%, et rduit lnergie ncessaire pour ce changement
dtat jusqu 20% pour les puces de type CMOS. Le tableau
suivant donnera les avantages et les
inconvnients des
diffrentes structures transistor MOS sur Bulk et SOI
partiellement et totalement dpeupls :

Comme nous lavons dj prcis dans lintroduction, il existe

des wafers SOI pleine plaque o la couche doxyde enterr se
situe sur tout le wafer, dsigns dans ce texte par FSOI pour
Full SOI, et des wafers SOI partiel o la couche doxyde
enterre est localise, dsigns par PSOI pour Partial ou
Patterned SOI (Fig. I.4).

III. Diffrentes technologies permettant la

fabrication de wafers SOI :
A.

Les premires mthodes dveloppes :

Silicium sur saphir - SOS :

Le premier procd SOI dvelopp est le procd de
Silicium sur Saphir (Silicon On Sapphire), qui consiste raliser
une htro-pitaxie dune fine couche de silicium dorientation
<100> sur un substrat massif de saphir.
Les avantages de ce procd proviennent du fait que le saphir
est un excellent isolant lectrique, empchant les courants
parasites issus de radiations de se propager. Ainsi, ces
structures SOS taient principalement ddies des
applications militaires et spatiales dans les annes 70 et 80.
Les inconvnients de ce procd sont les nombreux dfauts
accumuls dans la couche de silicium partir de linterface. En
effet, la diffrence entre les paramtres cristallographiques du
silicium et du saphir entrane la cration de nombreuses
dislocations et fautes dempilement, leur nombre tant
inversement proportionnel la distance linterface. De plus,
cause des diffrences entre les coefficients thermiques du
silicium et du saphir, des stress rsiduels ont tendance
saccumuler dans la couche de silicium. Tous ces dfauts
rduisent ainsi la mobilit des porteurs.

 Isolation dilectrique - DI :
Une autre des plus anciennes techniques de ralisation de films
de silicium sur isolant est base sur une isolation entirement
dilectrique. Cette technique a vu le jour au milieu des annes
60 et tait dj cette poque le sige dintgration de circuits
petits signaux mais aussi disolation de circuits intgrs de
puissance.
Les diffrentes tapes pour obtenir des wafers partir de ce
procd DI sont listes ci-dessous :
On ralise une attaque chimique KOH anisotropique sur
des wafers (100), crant ainsi dessillons en forme de V
dans le silicium, jusqu environ 50m de profondeur
(fig. I.10-1).
On oxyde la surface de ces wafers pour dfinir la
couche disolation dilectrique (fig. I.10-2).
On dpose une couche paisse de poly-silicium (environ
500m) par CVD, pour former le nouveau support
mcanique du wafer (fig. I.10-3).
La couche de silicium monocristallin est alors amincie
de 90 80% par rodage et polissage, jusqu atteindre
la pointe des sillons en V, librant ainsi des caissons de
silicium monocristallin sur oxyde, sur un support de
silicium poly-cristallin (fig. I.10-4).

B. Les techniques actuelles et les plus rpandues :

Il existe diffrentes mthodes pour raliser des wafers SOI.
On peut classer ces diffrents procds en 3 grands groupes
(fig. I.8) : Les techniques de collage de 2 wafers, les techniques
de conversion du matriau, et les techniques dpitaxie et
htropitaxie.

1. Techniques de collage, dites de bonding :

Wafer Bonding

BESOI (Bonded and Etchback SOI):

Le BESOI consiste coller deux wafers de silicium
pralablement parfaitement nettoys et dont lun comporte une
surface oxyde. Le collage est initi par des forces de Van der
Waals ou liaisons hydrophiles entre les deux surfaces, et finalis
avec un recuit 1100C. La structure subit ensuite un rodage
puis un polissage jusqu ce que lon atteigne lpaisseur de
couche SOI dsire. Pour dterminer avec prcision la fin de
ltape de polissage et donc lpaisseur de couche SOI, une
couche darrt peut tre forme par un dopage slectif
(implantation dune forte dose de bore ou pitaxie de silicium
sur une surface dope au bore) incorpor dans le wafer A
avant collage. On effectue alors une attaque slective qui cesse
lorsque la couche darrt est atteinte, et enfin on limine cette
couche darrt (fig. I.11).
Les inconvnients majeurs de ce procd sont lutilisation de
deux wafers pour en obtenir un seul, et la contamination de la
couche finale de silicium sur oxyde par la couche darrt dope.

Eltran (Epitaxial Layer Transfer) :

Le procd ELTRAN, galement bas sur le collage de deux
wafers, fait intervenir des couches de silicium poreux afin de

faciliter la sparation du wafer support et de la couche SOI (fig.

I.12). Deux couches de silicium poreux sont labores par une
raction lectrochimique en surface du wafer support. Ces deux
couches prsentent une porosit diffrente, la couche Si p1 est
trs peu poreuse pour permettre une pitaxie de silicium de
bonne qualit cristalline par dessus, et la couche Si p2 est trois
fois plus poreuse. Une pitaxie de silicium est alors effectue
sur la couche Si p1 et la croissance monocristalline est assure
par le fait que le silicium poreux conserve le rseau cristallin du
substrat. La surface est ensuite oxyde, puis colle sur un
deuxime wafer. La diffrence de porosit entre les deux
couches de silicium poreux cre un stress mcanique
linterface entre ces deux couches. Ainsi, les couches poreuses
de silicium peuvent tre spares facilement par une action
mcanique (jet deau, ultrasons fig. I.13). La couche de
silicium poreux restant en surface est limine par attaque
chimique et la planit est rtablie par un recuit sous H2
1100C.

SmartCut (Unibond)

Le SmartCut(ou Unibond) est bas sur le mme principe de

collage de deux wafers. Sa spcificit est lutilisation dions
hydrognes implants dans le wafer suprieur comme un
scalpel atomique .
Le wafer subit tout dabord une oxydation thermique qui va
permettre de constituer la couche doxyde enterre. Ensuite,
des ions hydrognes sont implants une dose et une nergie
dtermine dans le wafer, ils vont provoquer la cration de
microcavits dans le substrat de silicium, une profondeur
fixe par lnergie dimplantation (fig. I.14-1).

Puis le collage est ralis par liaisons hydrophiles entre les deux
wafers, aprs que ceux-ci aient t pralablement nettoys par
RCA (fig. I.14-2).
Un recuit est alors effectu : La premire phase de ce recuit, de
400 600C, permet de faire coalescer les microcavits dues
limplantation, et permettent ainsi la propagation dune fissure
travers toute la couche implante dions hydrognes (fig. I.143). La seconde phase du recuit, au dessus de 1000C, aide
consolider les liaisons chimiques entre les deux surfaces
colles.
Aprs sparation, la rugosit de surface du silicium sur oxyde
est rectifie par un polissage (fig. I.14-4).

2. Techniques de conversion du matriau :

Ralisation de la couche enterre par
implantation :
SIMOX (Separation by Implantation of Oxygen):
Le SIMOX est une technique qui permet de raliser la couche
doxyde enterr par implantation doxygne dans un wafer de
silicium. La dose et lnergie dimplantation permettent de
dterminer la profondeur et lpaisseur de la future couche
doxyde (fig. I.16).
Aprs implantation, de nombreux dfauts (dislocations et fautes
dempilement) sont accumuls dans la couche suprieure de
silicium. Un recuit trs haute temprature (1320C pendant 6
heures ou 1405C pendant 30 minutes) est donc ncessaire
pour rtablir une qualit cristalline acceptable de la couche SOI
ainsi que pour lier les atomes doxygne avec les atomes de
silicium en une couche bien dlimite de SiO2 enterr (fig. I.162).

Pour raliser du SOI partiel partir de ce procd, il suffit de

faire un masquage avant limplantation doxygne.
Les couches SOI ainsi obtenues sont de bonne qualit
cristalline, mais la couche doxyde enterr ralise par
implantation na pas les qualits dun oxyde thermique en
terme disolation, ce qui est pnalisant pour des applications de
puissance.

3. Techniques dpitaxie :
Epitaxie

latrale, ELO et MELO :

La technique de croissance par pitaxie latrale

(Epitaxial Lateral Overgrowth : ELO ou Merged Epitaxial Lateral
Overgrowth : MELO) est intressante pour obtenir une couche
SOI localise (fig. I.17).
A partir dun wafer de silicium prsentant des motifs
doxyde, on ralise une pitaxie slective de silicium. Il va donc
y avoir croissance de silicium uniquement sur les zones o le
substrat de silicium est nu. La croissance de silicium se fera
verticalement au dessus du substrat mais aussi latralement au
dessus du motif doxyde. Cette croissance slective par pitaxie
(SEG : Selective Epitaxial Growth) est un procd assez dlicat
raliser. Lpitaxie se poursuit jusqu atteindre une
dimension latrale suffisante au-dessus de loxyde.

Les rcents travaux de Neudeck lUniversit de Purdue dans

lIndiana, traitent de lapplication de la technique ELO la
ralisation de transistors MOS double grille totalement
dpeupls sur SOI. En effet, le procd ELO peut permettre la
fabrication de couches minces de silicium. On part alors dun
substrat de silicium sur lequel on dpose une premire couche
doxyde. Puis grce une gravure RIE (Reactive Ion Etching) et
une deuxime oxydation, on dtermine la profondeur de la
valle doxyde (fig. I.18), do lpaisseur de SOI. On ralise

ensuite les ouvertures de germe, partir desquelles sinitie la

croissance par pitaxie de silicium. On arrte lpitaxie lorsque
la valle doxyde est remplie.
Pour terminer, le surplus de silicium est enlev par polissage

mcano-chimique.

Conclusion :
De nos jours, la motivation la plus visible pour lutilisation
du SOI est lapplication aux circuits CMOS faible tension faible
puissance tout en amliorant la vitesse de fonctionnement.
Ainsi, les couches SOI les plus utilises sont les couches minces
(voir paragraphe I.B) : La ralisation de composants
partiellement ou totalement dpeupls sur couche SOI minces
permet un fonctionnement plus rapide et une consommation en
puissance moindre compar des composants sur substrat
massif de silicium.
Do on a recourt Lutilisation de couches contraintes de
silicium permet de repousser encore plus ces limites de
fonctionnement en vitesse.