Contribution A L'etude Des Convertisseurs

AVERTISSEMENT
Ce document est le fruit d'un long travail approuv par le jury de

soutenance et mis disposition de l'ensemble de la
communaut universitaire largie.
Il est soumis la proprit intellectuelle de l'auteur. Ceci
implique une obligation de citation et de rfrencement lors de
lutilisation de ce document.
D'autre part, toute contrefaon, plagiat, reproduction
encourt une poursuite pnale.
illicite
Contact : ddoc-theses-contact@univ-lorraine.fr
LIENS
Code de la Proprit Intellectuelle. articles L 122. 4

Code de la Proprit Intellectuelle. articles L 335.2- L 335.10
http://www.cfcopies.com/V2/leg/leg_droi.php
http://www.culture.gouv.fr/culture/infos-pratiques/droits/protection.htm
Universit de Lorraine
Ecole Doctorale Informatique - Automatique - Electrotechnique - Electronique - Mathmatiques
Dpartement de Formation Doctorale Electrotechnique - Electronique
THESE
Prsente
L'Universit de Lorraine
En vue de lobtention du titre de
DOCTEUR de lUniversit de Lorraine

Spcialit : Gnie Electrique
par
Mahmoud SHAHBAZI
CONTRIBUTION A LETUDE DES CONVERTISSEURS
STATIQUES AC-DC-AC TOLERANTS AUX DEFAUTS
Soutenue publiquement le 17 septembre 2012
Membres du Jury :
Prsident :
Mohammed MACHMOUM
Professeur, IREENA, Saint-Nazaire
Seddik BACHA
Bruno FRANCOIS
Professeur, G2ELab, Grenoble

Professeur, L2EP, Lille
Pascal BOOS
Mostafa PARNIANI
Mohammad Reza ZOLGHADRI
Shahrokh SAADATE
Philippe POURE
Ingnieur R&D, Socomec, Benfeld

Professeur, SUT, Thran
Professeur, SUT, Thran
Professeur, GREEN, UL
Matre de confrences, Lien, UL
Rapporteurs :
Examinateurs :
Thse prpare aux Laboratoires GREEN (Groupe de Recherche en Electrotechnique et Electronique

de Nancy) et LIEN (Laboratoire dInstrumentation Electronique de Nancy)
Laboratoire GREEN, Lorraine INP, 2 avenue de la Fort de Haye 54506 Vanduvre-ls-Nancy
Laboratoire LIEN, Facult des Sciences et Technologies de lUniversit de Lorraine, 54516 Vanduvre-ls-Nancy
A mes parents,
A ma sur
et mes frres
Parvin,
Masoud et Morad.
Remerciements
Ces travaux de thses ont t effectus dans le cadre dune collaboration scientifique
entre lUniversit de Technologie de Sharif (SUT) Thran et lUniversit de Lorraine (UL),
plus prcisment au sein du Groupe de Recherche en Electrotechnique et Electronique de
Nancy (GREEN) et du Laboratoire dInstrumentation Electronique de Nancy (LIEN).
Jexprime mes sincres remerciements Monsieur Shahrokh SAADATE, Professeur
lUL., Directeur du GREEN et Directeur de cette thse, pour son soutien et la confiance quil
ma constamment tmoigne. Il ma notamment permis de mener mes travaux de recherche
dans les meilleures conditions possibles.
Je remercie profondment Monsieur Philippe POURE, Matre de Confrences lUL
(Laboratoire LIEN) et co-directeur de cette thse, pour ses conseils pertinents et aviss, et tout
particulirement pour laide quil ma apporte lors de la rdaction de ce manuscrit.
Je remercie galement Monsieur MohammadReza ZOLGHADRI, Professeur SUT et
mon Directeur en Iran, pour sa disponibilit, pour ses conseils aviss et pour avoir accept de
participer en France mon jury de thse.
Je remercie Monsieur Mohamed MACHMOUM, Professeur PolytechNantes Saint
Nazaire, pour m'avoir fait l'honneur de prsider mon jury.
Jadresse galement mes remerciements Messieurs Seddik BACHA, Professeur
lUniversit Joseph Fourier de Grenoble et Bruno Franois, Professeur lEcole Centrale de
Lille, qui ont accept d'tre les rapporteurs de ces travaux de recherche.
Je remercie galement Messieurs Mostafa PARNIANI, Professeur SUT, Iran, et
Pascal BOOS, Responsable du service R&D de Socomec Benfeld (67), pour leur
participation mon jury.
Merci tous mes collgues et amis du GREEN et LIEN. Je leur exprime ma profonde
sympathie et leur souhaite beaucoup de bonheur et de russite dans leurs vies personnelle et
professionnelle futures.
Je souhaite remercier mes amis, tout particulirement Monsieur Ehsan
JAMSHIDPOUR et Madame Mohana AFSHARIAN, pour leurs encouragements lors de
mon sjour en France.
Je tiens tout particulirement remercier le Service de Coopration et d'Action Culturelle
(SCAC) de l'Ambassade de France Thran pour l'attribution de la bourse d'tude ; Jadresse
galement mes remerciements la Rgion Lorraine pour son soutien financier via le CPER
2009-2013 Modlisation, Informations et Systmes Numriques , Thme Scurit et
Sret des Systmes , sans lequel les nombreuses validations exprimentales menes lors de
ces travaux nauraient pas pu avoir lieu.
Mon dernier remerciement, mais non des moindres, sadresse mes parents, ma sur et
mes frres, qui depuis si longues annes, m'ont encourag et soutenu dans la poursuite de mes
tudes.
Table des matires
Table des matires

Introduction .................................................................................................................................... 1
Chapitre 1 : Convertisseur 6 bras tolrant aux dfauts avec bras redondant ............................... 7
1.1
Introduction ...................................................................................................................... 9
1.2
Topologie de convertisseur 6 bras avec bras redondant ............................................... 10
1.3
Systme olien fault tolerant tudi .............................................................................. 11
1.3.1
Systmes oliens de conversion de lnergie ......................................................... 11
1.3.2
Description du systme olien ............................................................................... 12
1.3.3
Modlisation de la partie lectrique du systme olien ........................................ 12
1.4
Mthode de dtection de dfaut ................................................................................... 19
1.4.1
Principe gnral de mthode de dtection de dfaut dinterrupteurs
supposs idaux ..................................................................................................................... 20
1.4.2
Critre temporel de dtection de dfaut interrupteurs non idaux ................... 24
1.5
Choix technologique et la mthodologie de limplantation du contrle et de la
dtection de dfaut .................................................................................................................... 26
1.5.1
Introduction ............................................................................................................ 26
1.5.2
Choix de la cible numrique ................................................................................... 27
1.5.3
Mthodologie de prototypage ............................................................................... 28
1.5.4
Choix technologique pour limplantation du contrle et de la dtection
de dfaut ................................................................................................................................ 31
1.6
Validation du systme olien fault tolerant avec redondance bas sur une MADA 33
1.6.1
Paramtres du systme olien modlis et simul................................................ 33
1.6.2
Rsultats de Modlisation/Simulation ................................................................... 33
1.6.3
Prototypage FPGA in the Loop ............................................................................ 42
1.6.4
Validation exprimentale ....................................................................................... 45
1.7
Conclusion ...................................................................................................................... 59
Chapitre 2 : Convertisseur 6 bras tolrant aux dfauts sans bras redondant ............................. 61
2.1
Introduction .................................................................................................................... 63
2.2
Topologie de Convertisseur 6/5 bras ............................................................................. 64
2.2.1
Gnration des ordres de commande.................................................................... 64
2.2.2
Etude comparative des convertisseurs 5 et 6 bras................................................. 69
2.3
Contrleur reconfigurable tolrant aux dfauts ............................................................ 70
2.3.1
Alimentation dune charge triphase RL ................................................................ 70
Table des matires

2.3.2
Systme olien bas sur une MADA ...................................................................... 72
2.4
Dtection de dfaut ....................................................................................................... 74
2.5
Optimisations de la mthode de dtection de dfaut................................................... 74
2.5.1
Rduction du nombre de capteurs de tension base sur la mesure des
tensions composes ............................................................................................................... 75
2.5.2
Rduction du nombre de capteurs de tension dans le cas spcifique du
convertisseur 6/5 bras ........................................................................................................... 79
2.6
Validation du convertisseur 6/5 bras fault tolerant ................................................... 80
2.6.1
Paramtres des systmes tudis.......................................................................... 81
2.6.2
Rsultats de Modlisation/Simulation................................................................... 81
2.6.3
Rsultats du prototypage FPGA in the Loop....................................................... 89
2.6.4
Rsultats Exprimentaux sur bancs de tests.......................................................... 92
2.7
Conclusion .................................................................................................................... 101
Chapitre 3 : Convertisseur 5 bras sans redondance tolrant aux dfauts ................................ 103
3
Convertisseur tolrant au dfaut a 5/4 bras........................................................................ 105

3.1
Introduction ................................................................................................................. 105
3.2
Topologie de Convertisseur cinq bras sans redondance tolrant aux dfauts............ 106
3.2.1
Structure du convertisseur fault tolerant ............................................................ 106
3.2.2
Fonctionnement avant dfaut en convertisseur cinq bras .................................. 108
3.2.3
Fonctionnement aprs dfaut en convertisseur 4 bras ....................................... 108
3.2.4
Capacit de production de tension de la topologie 4 bras .................................. 112
3.3
Contrleur reconfigurable ........................................................................................... 114
3.4
Validation fonctionnelle par Modlisation/Simulation ............................................... 114
3.4.1
Paramtres du systme ....................................................................................... 115
3.4.2
Rsultats de Modlisation/Simulation................................................................. 115
3.4.3
Validation par prototypage FPGA in the Loop .................................................. 120
3.4.4
Validation exprimentale sur banc de test .......................................................... 123
3.5
Conclusion ................................................................................................................... 126
Conclusion gnrale et perspectives ...................................................................................... 129

Publications et communications du doctorant ...................................................................... 137
Rfrences bibliographiques .................................................................................................. 141
ii
Glossaire
Glossaire
ASIC ......................................... Application Specific Integrated Circuit

CAN ......................................... Convertisseur Analogique Numrique
CCM ........................................ Convertisseur Ct MADA
CCR ......................................... Convertisseur Ct Rseau
DSP.......................................... Digital Signal Processor
FPGA ....................................... Field Programmable Gate Array
FOC ......................................... Field Oriented Control
GUI .......................................... Graphical User Interface
HIL ........................................... Hardware In the Loop
HDL ......................................... Hardware Description Language
IGBT ........................................ Insulated Gate Bipolar Transistor
ISR ........................................... Interrupt Service Routine
JTAG ........................................ Joint Test Action Group
LUT .......................................... Look Up Table
MADA ..................................... Machine Asynchrone Double Alimentation
MCC ........................................ Machine Courant Continu
RTL .......................................... Register Transfer Level
THD ......................................... Total Harmonic Distortion
UPS ......................................... Uninterrupted Power Supply
VLSI ......................................... Very Large Scale Integration
VOC ......................................... Voltage-oriented control
ZSS .......................................... Zero Sequence Signal
iii
Glossaire
iv
Nomenclature
Nomenclature
Liste non-exhaustive des principaux paramtres et variables
condensateur du bus continu ..............................................................
signal issu du premier comparateur de la dtection de dfaut

pour le bras k .......................................................................................

couple lectromagntique de la MADA ..............................................
N.m

diodes connectes en antiparallle de ............................................
, , , blocs de Dtection de Dfaut dans mthode 1 doptimisation ..........
, , ,
issues des blocs de Dtection de Dfaut dans mthode 1 .................
et
courants statoriques dans le repre de Park.......................................
et
courants rotoriques dans le repre de Park ........................................

signal de dfaut issu du deuxime comparateur de la dtection

de dfaut pour le bras k.......................................................................

gain des convertisseurs .......................................................................
seuil de lerreur de tension pour la dtection de dfaut ....................

moment dinertie de la MADA.............................................................
kg.m2

moment dinertie de la turbine ...........................................................
kg.m2

inductance cyclique statorique............................................................

inductance cyclique rotorique .............................................................

inductance magntisante ....................................................................

inductance de fuite statorique ............................................................

inductance de fuite rotorique .............................................................

inductance du filtre RL .........................................................................
rapport de transformation rotor/stator ..............................................
indice de modulation ...........................................................................
!
point neutres au ct i du convertisseur.............................................
!
signal issu du compteur de la dtection de dfaut pour le bras k ......
"
seuil de lerreur temporel pour la dtection de dfaut ......................
nombre de paires de ples ..................................................................
Nomenclature
$
puissance active du CCR vue du rseau ...............................................
%
puissance ractive du CCR vue du rseau ............................................
$
puissance active statorique..................................................................
%
puissance ractives statorique .............................................................
VAr
&
rsistance de charge ............................................................................
&
rsistance de bobinage statorique de la MADA...................................
&
rsistance de bobinage rotorique de la MADA ....................................
&
rsistance du filtre RL ...........................................................................

interrupteur numro i.......................................................................
priode de la MLI .................................................................................
(
ordre de commande envoy linterrupteur plac en haut du

bras k ....................................................................................................
)))
(
ordre de commande complmentaire de ( .......................................
(*
priode dhorloge des compteurs ........................................................
+
valeur efficace des tensions composes statoriques...........................
,- ./ , , 0 tensions simples au ct 1 du convertisseur .......................................
,1 ./ , , 0 tensions simples au ct 2 du convertisseur .......................................
, et ,
tensions statoriques dans le repre de Park ........................................
, et ,
tensions rotoriques dans le repre de Park .........................................
valeur maximale des tensions triphases simples sinusodales ..........
2
tension du bus continu.........................................................................
233
valeur maximale de la tension compose............................................
,4
tension de ple du bras k .....................................................................
2
tension compose entre les bras i et j .................................................
2
tension compose estime entre les bras i et j ...................................
2
tension compose mesure entre les bras i et j ..................................
,4,
tension de ple estime du bras k .......................................................
,4,
tension de ple mesure du bras k ......................................................
,5
signal ZSS pour le ct i ...................................................................
6 et 6
flux statoriques dans le repre de Park ...............................................
Wb
6 et 6
flux rotoriques dans le repre de Park .................................................
Wb
6
vecteur flux statorique .........................................................................
Wb
7
angle de Park des grandeurs statoriques .............................................
rad
7
angle de Park des grandeurs rotoriques ..............................................
rad
vi
Nomenclature
7
angle lectrique entre les bobinages rotorique et statorique de la

MADA...................................................................................................
rad
diffrence entre les tensions de ples mesures et estimes pour

le bras k................................................................................................
coefficient de dispersion de la MADA .................................................
:
largeurs d'impulsion ..........................................................................
;
pulsation statorique de la MADA ........................................................
rad/s
;
pulsation rotorique de la MADA..........................................................
rad/s
84
vii
Nomenclature
viii
Table des illustrations
Figure 1-1 :
Convertisseur 6 bras avec bras redondant pour systme olien bas sur une
MADA. ..................................................................................................................... 10
Figure 1-2 :
Systme olien vitesse variable bas sur une MADA. .......................................... 12
Figure 1-3 :
Angles de Park des grandeurs statoriques et rotoriques. ....................................... 15
Figure 1-4 :
Contrle des courants rotoriques. .......................................................................... 17
Figure 1-5 :
Commande du CCM................................................................................................ 17
Figure 1-6 :
Vue dtaille du CCR. .............................................................................................. 18
Figure 1-7 :
Commande du CCR. ................................................................................................. 19
Figure 1-8 :
Circuit quivalent par phase des convertisseurs CCM et CCR. ............................... 20
Figure 1-9 :
Circuit quivalent pour le bras k aprs un dfaut de type circuit-ouvert au

niveau de < . ........................................................................................................... 21
Figure 1-10 : (a)- Circuit quivalent de la phase =- lors dun dfaut de type "courtcircuit". (b)- Parcours du courant de court-circuit juste aprs l'apparition du
dfaut. (c)- Parcours du courant de court-circuit lorsque le temps de rupture
des fusibles est suprieur au temps de dtection du dfaut. ................................. 22
Figure 1-11 : Schma de principe de la dtection de dfaut. ...................................................... 24
Figure 1-12 : Dtection de dfaut intgrant le critre temporel. ................................................ 25
Figure 1-13 : Principe de fonctionnement du compteur temporel de la dtection de
dfaut. ..................................................................................................................... 25
Figure 1-14 : Flot de conception pour le prototypage FPGA in the Loop. ................................ 29
Figure 1-15 : Prototypage FPGA in the loop.............................................................................. 31
Figure 1-16 : Implantation matrielle du contrle tolrance de pannes pour systme
olien avec redondance bas sur une MADA. ........................................................ 32
Figure 1-17 : Puissances actives et ractives statoriques, puis rotoriques et tension du
bus continu lors dun dfaut circuit ouvert de > . .................................................. 34
Figure 1-18 : Puissances active et ractive statoriques, puis rotoriques et tension du bus
continu lors dun dfaut circuit ouvert de > avec dtection de dfaut et
reconfiguration. ....................................................................................................... 35
Figure 1-19 : (a) Ordre de commande de linterrupteur > et (b) tension de ple mesure
,-4 lors dun dfaut de type circuit ouvert de > . .............................................. 36
Figure 1-20 : (a) Signal derreur - entre tensions de ple mesure et estime (b)
volution du compteur temporel de lalgorithme de dtection de dfaut. ........... 37
ix

Figure 1-21 : Courants statoriques et rotoriques de la MADA. .................................................. 37
Figure 1-22 : (a) Courant de phase - ct CCM et (b) courant ?- travers le triac
(@- . ........................................................................................................................ 38
Figure 1-23 : Dfaut circuit ouvert au niveau du CCR, sans dtection de dfaut ni
reconfiguration ....................................................................................................... 39
Figure 1-24 : Dfaut circuit ouvert au niveau du CCR, avec dtection de dfaut et
reconfiguration. ...................................................................................................... 40
Figure 1-27 : Prototypage FPGA in the Loop : Puissances active et ractive statoriques
pour un dfaut circuit ouvert au niveau du CCM. ............................................ 43
Figure 1-28 : Prototypage FPGA in the Loop : Tension 2 aux bornes du bus continu
pour un dfaut circuit ouvert au niveau du CCM. ............................................ 43
Figure 1-29 : Prototypage FPGA in the Loop : Ordres de commande appliqus
linterrupteur > . ..................................................................................................... 43
Figure 1-30 : Prototypage FPGA in the Loop : Evolution du compteur temporel de
lalgorithme de dtection de dfaut. ...................................................................... 44
Figure 1-31 : Prototypage FPGA in the Loop : Evolution temporelle des courants
rotoriques. .............................................................................................................. 44
Figure 1-32 : Prototypage FPGA in the Loop : Evolution temporelle des courants
statoriques. ............................................................................................................. 44
Figure 1-33 : Prototypage FPGA in the Loop , Dfaut circuit ouvert au niveau du
CCM : Evolution temporelle du courant travers le triac et du courant de la
phase - . ................................................................................................................ 45
Figure 1-34 : Banc de test exprimental. ..................................................................................... 46
Figure 1-35 : (a) Carte dinterface entre les mesures des grandeurs lectriques et la carte
FPGA, (b) Carte dinterface entre la sortie MLI de dSPACE et les drivers des
IGBTs. ...................................................................................................................... 47
Figure 1-36 : (a) Vue externe du systme dSPACE, (b) Boitier dinterfaage. ............................. 48
Figure 1-37 : Environnement Controldesk et interface graphique. ............................................. 49
Figure 1-38 : Evolution temporelle de la puissance active statorique et de sa rfrence. ......... 50
Figure 1-39 : Evolution temporelle du courant rotorique et de sa rfrence

. ............... 50
Figure 1-40 : Evolution temporelle du courant travers une phase du rotor............................. 51

Figure 1-41 : Evolution temporelle de la tension 2 aux bornes du bus continu. ..................... 51
Figure 1-42 : Evolution temporelle de la puissance ractive statorique et de sa rfrence,
puissance active statorique constante. ............................................................... 51
x
Figure 1-43 : Evolution temporelle du courant et de sa rfrence

. ................................. 52
Figure 1-44 : Evolution temporelle de la tension 2 aux bornes du bus continu. ...................... 52
Figure 1-45 : Evolution temporelle du courant travers une phase du rotor. ............................ 52
Figure 1-46 : Vitesse de rotation de la MADA pendant lacclration. ........................................ 53
Figure 1-47 : Evolution temporelle des puissances active et ractive statorique lors dune
rampe de vitesse de rotation de la MADA. ............................................................. 53
Figure 1-48 : Evolution temporelle des courants rotoriques lors dune rampe de vitesse
de rotation de la MADA........................................................................................... 53
Figure 1-49 : Puissances active et ractive statoriques avant et aprs apparition dun
dfaut au niveau du CCM (mode hypo-synchrone). ............................................... 54
Figure 1-50 : Courants rotoriques lors dun dfaut au niveau du CCM (mode hyposynchrone). .............................................................................................................. 54
Figure 1-51 : Dtection de dfaut et reconfiguration pour un dfaut circuit ouvert au
niveau du CCM en mode hypo-synchrone. ............................................................. 55
Figure 1-52 : Dtection de dfaut et reconfiguration pour un dfaut du CCM quand le
courant traverse la diode antiparallle au moment de dfaut. .............................. 55
Figure 1-53 : Puissances active et ractive statoriques avant et aprs un dfaut circuit
ouvert au niveau du CCM (mode hyper-synchrone). .............................................. 56
Figure 1-54 : Courants rotoriques lors dun dfaut au niveau du CCM (mode hypersynchrone). .............................................................................................................. 56
niveau du CCM en mode hypo-synchrone. ............................................................. 56
ouvert au niveau du CCR (mode hypo-synchrone). ................................................ 57
Figure 1-57 : Courants rotoriques lors dun dfaut au niveau du CCR (mode hyposynchrone). .............................................................................................................. 57
Figure 1-58 : Courants de phase en sortie du CCR avant et aprs un dfaut circuit ouvert
au niveau du CCR (mode hypo-synchrone). ............................................................ 57
niveau du CCR en mode hypo-synchrone ............................................................... 58
ouvert au niveau du CCR (mode hyper-synchrone). ............................................... 58
ouvert au niveau du CCR (mode hyper-synchrone). ............................................... 58
Figure 1-62 : Courants de phase en sortie du CCR avant et aprs un dfaut circuit ouvert
au niveau du CCR (mode hyper-synchrone). ........................................................... 59
niveau du CCR en mode hyper-synchrone. ............................................................. 59
xi
Figure 2-1 :
Convertisseur 6/5 bras . .......................................................................................... 65
Figure 2-2 :
Convertisseur 5 bras avec le bras c (- , 1 ) mutualis. ........................................ 66
Figure 2-3 :
Gnration des ordres de commande. ................................................................... 68
Figure 2-4 :
Exemple de gnration des rfrences de tension pour un convertisseur 5

bras ......................................................................................................................... 68
Figure 2-5 :
Convertisseur 6/5 bras utilis pour lalimentation d'une charge RL triphase

quilibre. ............................................................................................................... 71
Figure 2-6 :
Contrleur reconfigurable pour le convertisseur 6/5 bras sur charge RL. ............. 71
Figure 2-7 :
Convertisseur 6/5 bras dans un systme olien bas sur une MADA. ................... 73
Figure 2-8 :
Contrleur reconfigurable pour convertisseur 6/5 bras dans le cas dune

chane olienne avec MADA. .................................................................................. 73
Figure 2-9 :
Dtection de dfaut. ............................................................................................... 74
Figure 2-10 : Rduction du nombre de capteurs de tension dans le cas du convertisseur

du ct 1 de la topologie fault tolerant de la Figure 2-1. ................................. 75
Figure 2-11 : Mthode 1 pour la dtection de dfaut dun convertisseur triphas. ............. 76
Figure 2-12 : Principe de la dtection de dfaut dans chaque bloc B , 1,2,3 ......... 76
Figure 2-13 : Machine dtat du bloc Identification du dfaut . ............................................. 77
Figure 2-14 : Schma de principe de la mthode 2. .................................................................... 78
Figure 2-15 : Principe du bloc Dtection de dfaut . .............................................................. 78
Figure 2-16 : Principe du bloc Identification du dfaut . ........................................................ 79
Figure 2-17 : Mthode 3 - Positionnement des 3 capteurs de tension dans le cas du
convertisseur 6/5 bras fault tolerant. ..................................................................... 80
Figure 2-18 : Mthode 3 - Principe de la dtection de dfaut dans le cas du convertisseur
6/5 bras fault tolerant............................................................................................. 80
Figure 2-19 : Ordres de commande appliqus >G et sortie du compteur temporel de la
dtection de dfaut pour un dfaut gnr sur >G t=0,5 s. ................................. 82
Figure 2-20 : Courants dentre ct source AC avant et aprs dtection de la dfaillance
de > t=0,5 s et reconfiguration du convertisseur 6/5 bras................................. 82
Figure 2-21 : Courants traversant la charge RL lors de la dfaillance de >G t=0,5 s. ................ 83
Figure 2-22 : Tension aux bornes du bus continu lors de la dfaillance de >G t=0,5 s.............. 83
Figure 2-23 : Courant travers le triac ( et courant 1 de la phase rendue dfaillante
lors de la dfaillance de >G t=0,5 s. ...................................................................... 83
Figure 2-24 : Sortie du compteur temporel de la dtection de dfaut pour un dfaut
gnr sur >G t=2,5 s. ........................................................................................... 84
Figure 2-25 : Courants rotoriques de MADA lors de la dfaillance de >G t=2,5 s. .................... 84
xii

Figure 2-26 : Courants de phase ct CCR lors de la dfaillance de >G t=2,5 s. ........................ 84
Figure 2-27 : Tension aux bornes du bus continu lors de la dfaillance de >G t=2,5 s. ............. 85
Figure 2-28 : Puissances active et ractive statoriques lors de la dfaillance de >G
t=2,5s. ...................................................................................................................... 85
Figure 2-29 : Courants traversant la charge RL lors de la dfaillance de 1 t=0,072s . ............. 86
Figure 2-30 : Comparaison des performances des mthodes 1 et 2 lors de la dfaillance
de 1 t=0,072s. ..................................................................................................... 86
Figure 2-31 : Comparaison des performances des mthodes 1 et 2 lors de la dfaillance
de 1 t=0,0723s. ................................................................................................... 87
Figure 2-32 : Mthode 3 - Sortie du compteur temporel de la dtection de dfaut pour un
dfaut gnr au niveau de >G t=0,5 s. ................................................................ 88
Figure 2-33 : Mthode 3 - Courants traversant la charge RL lors de la dfaillance de >G
t=0,5 s. ..................................................................................................................... 88
Figure 2-34 : Rsultats du prototypage FPGA in the Loop lors de la dfaillance de >G
t=0,5 s de haut en bas : Sortie du compteur temporel de la dtection de
dfaut et ordres de commande appliqus >G . .................................................... 89
t=0,5 s : courants dentre ct source AC. ............................................................ 90
t=0,5 s : courants travers la charge RL.................................................................. 90
t=0,5 s : tension aux bornes du bus continu. .......................................................... 90
Figure 2-38 : Rsultats du prototypage FPGA in the Loop lors de la dfaillance de 3
t=0,5 s : courant travers le triac ( et courant travers la phase
dfaillante................................................................................................................ 90
t=2,5 s : Sortie du compteur temporel de la dtection de dfaut. ......................... 91
t=2,5 s : Courants rotoriques de MADA. ................................................................. 91
t=2,5 s : Courants de phase ct CCR...................................................................... 91
t=2,5 s : Tension aux bornes du bus continu. .......................................................... 92
t=2,5 s : Puissances active et ractive statoriques. ................................................. 92
Figure 2-44 : Cas de lalimentation dune charge RL triphase par le convertisseur 6/5
bras fault tolerant : Photographie du banc de test. ................................................ 93
Figure 2-45 : Rsultats exprimentaux : Dfaillance de type circuit ouvert de
linterrupteur IG. .................................................................................................... 94
xiii

Figure 2-46 : Rsultats exprimentaux : Dfaillance de type circuit ouvert de
linterrupteur IG alors que le courant de phase 1 traverse la diode IG
monte en antiparallle sur IG (a) ........................................................................ 94
Figure 2-47 : Dfaut de type circuit ouvert de linterrupteur >G : Courants de phase
ct CCR. ................................................................................................................. 96
Figure 2-48 : Dfaut de type circuit ouvert de linterrupteur >G : Courants rotoriques
ct CCM................................................................................................................. 96
Figure 2-49 : Dfaut de type circuit ouvert de linterrupteur >G : Puissances active et
ractive statoriques. ............................................................................................... 97
Figure 2-50 : Dfaut de type circuit ouvert de linterrupteur >G : Tension du bus
continu. ................................................................................................................... 97
Figure 2-51 : Dfaut de type circuit ouvert de linterrupteur >G ......................................... 97
Figure 2-52 : Dfaut de type circuit ouvert de linterrupteur > : Courants de phase
rotoriques ct CCM. .............................................................................................. 98
Figure 2-53 : Dfaut de type circuit ouvert de linterrupteur > : Puissances active et
ractive statoriques. ............................................................................................... 98
Figure 2-54 : Dfaut de type circuit ouvert de linterrupteur > : Tension aux bornes
du bus continu. ....................................................................................................... 98
Figure 2-55 : Dfaut de type circuit ouvert de linterrupteur > ......................................... 99
Figure 2-56 : Comparaison des signaux de dtection de dfaut pour les mthodes 1 et 2 . .... 100
Figure 2-57 : Comparaison des signaux de dtection de dfaut pour les mthodes 1 et
2 lors dun dfaut circuit ouvert de - .................................................................. 100
Figure 2-58 : Dtection de dfaut selon la mthode 3 . ...................................................... 101
Figure 3-1 :
Convertisseur quatre bras . ................................................................................ 106
Figure 3-2 :
Topologie 5 bras tolrante aux dfauts sans redondance. .................................. 107
Figure 3-3 :
Cas 1 - Topologie reconfigure lorsque le bras 1 est dfaillant............................ 109
Figure 3-4 :
Cas 1 Etablissement des tensions de rfrence et des ordres de

commande des bras sains lorsque le bras 1 est dfaillant. .................................. 109
Figure 3-5 :
Cas 2 - Topologie reconfigure lorsque le bras commun numro est

dfaillant. .............................................................................................................. 110
Figure 3-6 :
Cas 3 - Topologie reconfigure lorsque le bras 1 est dfaillant. ......................... 111
Figure 3-7 :
Algorithme gnral pour la gnration des tensions de rfrence et ordres

de commande. ...................................................................................................... 112
Figure 3-8 :
Contrleur reconfigurable pour le convertisseur 5 bras fault tolerant sans

redondance. .......................................................................................................... 114
Figure 3-9 :
Cas 1 - Dfaillance du bras numro 1 : signal dfaut et dtection du

dfaut. ................................................................................................................... 116
xiv

Figure 3-10 : Cas 1 - Dfaillance du bras numro 1 : Courant d'entre J- .K0 de la phase
- et courant L1 .K0 ct charge (dfaut circuit ouvert t = 0,405s). .............. 116
Figure 3-11 : Cas 1 - Dfaillance du bras numro 1 : Tensions simples de part et dautre
du bus continu. ...................................................................................................... 117
Figure 3-12 : Cas 1 - Dfaillance du bras numro 1 : Tension aux bornes du bus continu. ....... 117
Figure 3-13 : Cas 2 - Dfaillance du bras mutualis : signal dfaut et dtection du
dfaut. ................................................................................................................... 118
Figure 3-14 : Cas 2 - Dfaillance du bras mutualis : Courant - .K0 ct source et courant
1 .K0 ct charge (dfaut circuit ouvert t = 0,405s). ........................................ 118
Figure 3-15 : Cas 2 - Dfaillance du bras mutualis : Tension aux bornes du bus continu. ....... 118
Figure 3-16 : Cas 3 - Dfaillance du bras numro 5 : signal dfaut et dtection du
dfaut. ................................................................................................................... 119
Figure 3-17 : Cas 3 - Dfaillance du bras 5 : Courant J- .K0 ct source et courant L1 .K0
ct charge (dfaut circuit ouvert t = 0,405s). ................................................... 119
Figure 3-18 : Cas 3 - Dfaillance du bras 5 : Tension aux bornes du bus continu. ..................... 119
Figure 3-19 : Prototypage FPGA in the Loop - Cas 1 - Dfaillance linterrupteur M du
bras - : signal dfaut et dtection du dfaut (dfaut t=0,405s). ................ 120
bras - : Courants J- .K) et L1 .K) (dfaut t=0,405s). ......................................... 120
bras - : Tension 2 aux bornes du bus continu (dfaut t=0,405s)................... 121
G
Figure 3-22 : Prototypage FPGA in the Loop - Cas 2 - Dfaillance linterrupteur >,>
du
bras commun : signal dfaut et dtection du dfaut (dfaut t=0,405s). ..... 121
G
du
bras commun : Courants - .K) et 1 .K) (dfaut t=0,405s). .............................. 121
G
du
bras commun : Tension 2 aux bornes du bus continu (dfaut t=0,405s). ...... 122
Figure 3-25 : Prototypage FPGA in the Loop - Cas 3 - Dfaillance linterrupteur 1G du
bras 1 : signal dfaut et dtection du dfaut (dfaut t=0,405s)................. 122
bras 1 : Courants J- .K) et L1 .K) (dfaut t=0,405s). ........................................ 122
bras 1 : Tension 2 aux bornes du bus continu (dfaut t=0,405s). ................. 123
Figure 3-28 : Banc dessai exprimental..................................................................................... 124
Figure 3-29 : Cas 1 - Dfaut circuit ouvert de linterrupteur M du bras - .............................. 125
G
du bras c .............................. 126
Figure 3-30 : Cas 2 - Dfaut circuit ouvert de linterrupteur >,>
Figure 3-31 : Cas 3 - Dfaut circuit ouvert de linterrupteur 1G du bras 1 . .............................. 126
xv
xvi
Table des tableaux
Table des tableaux
Tableau 1-1 : Etude dun dfaut de type "circuit-ouvert" au niveau du bras =- . ......................... 22
Tableau 1-2 : Cas dun dfaut de type "court-circuit" du bras k. .................................................. 23
Tableau 1-3 : Paramtres du systme olien tudi. ................................................................... 33
Tableau 1-4 : Retard maximum introduit par chaque composant plac entre les
convertisseurs et le FPGA........................................................................................ 47
Tableau 1-5 : Paramtres du banc de test exprimental. ............................................................. 49
Tableau 2-1 : Paramtres du systme assurant lalimentation d'une charge RL triphase
par le convertisseur 6/5 bras .................................................................................. 81
Tableau 3-1 : Capacits de production de tension avant et aprs dfaut. ................................. 114
Tableau 3-2 : Paramtres du systme tudi. ............................................................................ 115
xvii
xviii
Introduction
Introduction
Introduction
Les convertisseurs statiques triphass AC/DC/AC structure tension sont largement
utiliss dans de nombreuses applications de puissance telles que les alimentations sans
interruption, les variateurs de vitesse pour machines alternatives et les systmes oliens
de conversion de l'nergie. Pour tous ces systmes ddis la production ou la mise en
forme de lnergie lectrique, leur continuit de service, leur fiabilit et leurs
performances sont aujourdhui des proccupations majeures. On peut notamment
mentionner ici que ces convertisseurs sont particulirement sensibles aux dfauts pouvant
survenir au niveau dun de leurs composants de puissance. Une telle dfaillance peut
conduire la perte partielle, voire totale, du contrle des courants de phase : elle peut
donc provoquer de grave dysfonctionnement du systme et tout dfaut non dtect et non
compens peut rapidement mettre en danger lensemble du systme de puissance. Par
consquent, afin d'empcher la propagation dun dfaut aux autres composants et afin
dassurer la continuit de service en toutes circonstances lors dune dfaillance dun des
interrupteurs du convertisseur, des mthodes efficaces et rapides de dtection et de
compensation de dfaut doivent tre mises en uvre.
Lobjectif principal de ces travaux de thse est ltude de topologies de convertisseurs

statiques AC/DC/AC tolrance de pannes lors de la dfaillance dun de leurs
interrupteurs. Les trois topologies proposes et tudies peuvent intgrer ou non de la
redondance; dans tous les cas, elles doivent permettre dassurer la continuit de service du
systme de puissance en mode normal. Les travaux de recherche prsents dans ce
mmoire ont t mens dans le cadre dune collaboration entre les deux laboratoires
GREEN (Groupe de Recherche en Electrotechnique et Electronique de Nancy) et LIEN
(Laboratoire dInstrumentation Electronique de Nancy) de lUniversit de Lorraine. Plus
particulirement, cette collaboration implique lquipe Comportement dynamique des
systmes lectriques du laboratoire GREEN et lquipe Architectures numriques du
laboratoire LIEN. Ces travaux reposent sur une expertise des laboratoires dans le domaine
de la sret de fonctionnement des systmes lectriques et sinscrivent dans la continuit
des travaux de recherche mens sur ce sujet depuis 2006. Par ailleurs, ces travaux de
recherche ont galement t soutenus scientifiquement et financirement depuis 2007 par
le Contrat de Projet Etat Rgion Modlisation, Information et Systmes Numriques
(MISN 2007/2013), thme Scurit et Sret des Systmes, lors du prcdent projet
POMADEOL (Plateforme modulaire ddie lnergie olienne 2007/2009) et lors du
projet Ecosur2 (2010-2013) en cours actuellement et plus spcifiquement consacr la
production sre de lnergie lectrique pour habitats intelligents. Cette thse sinscrit
galement dans le contexte dune convention de collaboration scientifique, signe en
dcembre 2005, entre lUniversit de Technologie de Sharif (SUT) Thran et
lUniversit Henri Poincar Nancy 1.
Introduction
Ce mmoire de thse comporte trois chapitres, ddis chacune des trois topologies de
convertisseurs proposes et tudies. Pour chaque topologie, la structure du convertisseur
fault tolerant est dabord prsente et tudie. Lalgorithme de dtection et de
compensation du dfaut est galement examin. La topologie du convertisseur est ensuite
valide dans lenvironnement Matlab/Simulink pour lapplication choisie, savoir
lalimentation dune charge RL par une source AC et/ou une chaine olienne de
conversion de lnergie base sur une Machine Double Alimentation (MADA). Une fois
le systme de puissance fault tolerant fonctionnellement valid, lalgorithme propos
pour la dtection et la compensation du dfaut est implant sur une cible FPGA de la
famille ALTERA. Afin de rduire autant que possible le temps de dtection du dfaut
dun interrupteur, nous avons fait ce choix de cibler un composant numrique logique
cble de type FPGA (Field Programmable Gate Array) pour y implanter lalgorithme de
dtection et de compensation du dfaut. En outre, cette implantation matrielle sur cible
FPGA apporte de nombreux avantages supplmentaires : reprogrammation rapide,
possibilit de rduire fortement la priode dchantillonnage, sensibilit rduite aux
perturbations, et enfin la possibilit dintgration complte du systme de commande dans
un unique composant. En effet, selon le cas, le systme de commande pourra
effectivement tre implant sur cette mme cible FPGA. De plus, afin dviter et de
corriger les ventuelles erreurs lors de limplantation des algorithmes de dtection et de
compensation du dfaut sur la cible FPGA, pouvant entrainer par la mme la destruction
du banc de puissance, nous avons mis en uvre un flot de conception original bas sur un
prototypage dit FPGA in the Loop. Ce prototypage permet de valider limplantation sur
le FPGA avant la connexion de ce dernier dans un environnement rel de puissance. Le
prototypage FPGA in the Loop permet ainsi de valider le composant FPGA alors
programm en le plaant dans une boucle de simulation incluant un PC qui mule le
comportement du reste du systme de puissance tudi. Le FPGA alors programm est
ainsi valid par prototypage FPGA in the Loop avant dtre valid au niveau de bancs
de tests exprimentaux, spcifiquement mis en uvre lors de ces travaux de thse.
Chaque chapitre comportera successivement trois types de rsultats : les rsultats issus
de la modlisation/simulation dans lenvironnement Matlab, les rsultats du prototypage
FPGA in the Loop et les rsultats exprimentaux. Cette approche permet alors de
valider, de la simulation lexprimentation, les topologies et algorithmes de dtection
proposs. Le flot de conception bas sur le prototypage FPGA in the Loop permet
doptimiser le temps de dveloppement et permet galement de dtecter chaque tape
les ventuelles erreurs pouvant tre commises lors de la conception.
Au premier chapitre, nous prsentons une topologie fault tolerant de convertisseur
AC/DC/AC, classiquement appele back-to-back. Elle est tolrante la dfaillance
dun de ses interrupteurs et comporte un bras redondant. Elle est nomme convertisseur
6 bras avec bras redondant dans ce mmoire. Ces travaux sinscrivent dans la continuit
des recherches menes ces dernires annes au sein des laboratoires GREEN et LIEN.
Dans un premier temps, ltude prsente dans ce chapitre complte les tudes thoriques
antrieures, menes rcemment lors des travaux de thse de Monsieur Arnaud
GAILLARD. Lapplication principalement concerne par cette topologie de convertisseur
4
Introduction
est la conversion de l'nergie olienne base sur une gnratrice de type MADA. En effet,
les systmes oliens sont des applications pour lesquelles la production dnergie
lectrique est directement lie aux bnfices conomiques qui en dcoulent. Ainsi, la
continuit de service est lune des proccupations majeures de ce type dapplication. Le
systme olien avec MADA est dabord modlis et son contrle en mode sans
dfaillance est prsent. Ensuite, un contrleur reconfigurable fault tolerant est
examin : il comporte notamment une partie ddie la dtection et la compensation de
la dfaillance dun des interrupteurs du convertisseur. Les rsultats de modlisation/
simulation obtenus sous Matlab sont comments et valident fonctionnellement le
convertisseur 6 bras avec bras redondant ainsi, que son contrleur fault tolerant. La
mthodologie de prototypage rapide base sur lapproche FPGA in the Loop est ensuite
explique dans ce chapitre. De mme, le choix technologique de la logique cble pour
limplantation du contrle et de la dtection de dfaut sur FPGA y est comment et
justifi. Les rsultats du prototypage FPGA in the Loop sont galement comments et
limplantation numrique sur FPGA de la dtection de dfaut est ainsi valide. Nous
prsentons ensuite le banc dessai exprimental qui a t conu et ralis lors de cette
thse : il intgre un contrleur dSPACE pour le contrle du convertisseur et une carte de
dveloppement FPGA pour la dtection de dfaut et la reconfiguration du convertisseur
6 bras avec bras redondant. Les rsultats exprimentaux ainsi obtenus permettent de
conclure et de valider les travaux de recherche thoriques prcdemment mens dans
notre laboratoire, mettant en uvre ce convertisseur 6 bras avec bras redondant . Dans
la continuit de ces travaux, la suite de ce mmoire de thse sera consacre ltude de
structures de convertisseurs AC/DC/AC fault tolerant, mais cette fois sans redondance.
Au deuxime chapitre, nous prsentons un convertisseur AC/DC/AC fault tolerant
six bras et sans redondance. Pour cette topologie, aprs lapparition dun dfaut au niveau
de lun des interrupteurs, une reconfiguration approprie du convertisseur permet
dassurer sa continuit de service avec les 5 bras sains dont on dispose encore. Par
ailleurs, un contrleur reconfigurable fault tolerant, spcifique et appropri, est
ncessaire pour garantir la reconfiguration rapide et efficace du systme, non seulement
au niveau de la topologie du convertisseur mais galement au niveau de sa commande qui
doit tre rapidement modifie lors du passage dune topologie 6 bras une topologie 5
bras. Deux applications sont tudies pour ce convertisseur : dans un premier temps,
lalimentation d'une charge RL triphase, puis un systme olien de conversion de
lnergie bas sur une MADA. Plusieurs possibilits doptimisation de la mthode de
dtection de dfaut sont galement prsentes et values dans ce chapitre : elles peuvent
sappliquer de manire gnrale aux topologies de convertisseur AC/DC/AC et lune
dentre elle est spcifique au convertisseur 6 bras sans redondance, faisant spcifiquement
lobjet de ce chapitre. Cette dernire permet notamment de rduire trois le nombre de
capteurs de tension additionnels, ncessaires la dtection du dfaut dun des
interrupteurs. Comme au chapitre prcdent, lensemble des rsultats issus de la
modlisation/simulation dans lenvironnement Matlab, du prototypage FPGA in the
Loop et des tests exprimentaux sont prsents et comments. Ces derniers permettent
de conclure ce chapitre quant la validation de la topologie de convertisseur AC/DC/AC
5
Introduction
fault tolerant six bras, sans redondance.

Le chapitre 3 est consacr une nouvelle topologie de convertisseur AC/DC/AC fault
tolerant sans redondance, comportant un nombre rduit dinterrupteurs. Il sagit ici dun
convertisseur statique fonctionnant avec cinq bras sains en mode normal, capable de
fonctionner avec ses quatre bras sains, suite sa reconfiguration aprs dtection de la
dfaillance dun de ses interrupteurs. Cette topologie innovante sinscrit dans une
dmarche de dveloppement de convertisseurs AC/DC/AC fault tolerant, initie par une
topologie 6 bras avec redondance et suivie dune topologie 6 bras sans redondance, pour
laquelle nous avons valid exprimentalement quune structure 5 bras pouvait assurer,
sous certaines conditions, les performances nominales aprs reconfiguration. Nanmoins,
ici encore, il est ncessaire de dvelopper spcifiquement un contrleur reconfigurable
rapide et fault tolerant : en effet, la commande des interrupteurs sains doit tre
rapidement modifie lors du passage dune topologie 5 bras une topologie 4 bras. Cette
topologie de convertisseur 5 bras fault tolerant prsente nanmoins une premire
spcificit, suite lapparition dun dfaut : selon la localisation du dfaut, la
reconfiguration peut conduire trois topologies 4 bras diffrentes. Ltude des 3 cas
possibles est prsente dans ce mmoire. Au fil de ce chapitre 3, lensemble des rsultats
issus de la modlisation/simulation dans lenvironnement Matlab, du prototypage FPGA
in the Loop et des essais exprimentaux sont prsents et comments. Ces derniers
permettent de conclure ce chapitre par la validation de la topologie de convertisseur
AC/DC/AC fault tolerant 5 bras, sans redondance.
1. Convertisseur 6 bras tolrant aux dfauts avec

bras redondant
Chapitre 1 : Convertisseur 6 bras tolrant aux dfauts avec bras redondant
1 Convertisseur 6 bras tolrant aux dfauts avec bras redondant

1.1 Introduction
La tolrance aux dfauts des convertisseurs statiques lors de la dfaillance dun de leurs
interrupteurs de puissance est une proccupation majeure actuelle pour un grand nombre
d'applications. Ces structures sont communment qualifies de fault tolerant. De
nombreuses topologies de convertisseurs fault tolerant structure tension ont t
tudies dans la littrature scientifique ces dernires annes. Elles sont mises en uvre
dans un grand nombre dapplications de puissance. Mendes et Cardoso ont prsent une
topologie deux niveaux qui est ralise en connectant le point neutre de la machine au
point milieu du condensateur du bus continu, aprs reconfiguration [Mendes2006]. Une
autre topologie a t tudie dans le cas de commandes de machines triphases dans
[Welchko2004]. Elle est base sur la connexion du point neutre de la machine un bras
supplmentaire. Toutefois, le point neutre de la machine n'est pas toujours disponible. Par
ailleurs, deux topologies de convertisseur avec et sans bras redondant pour lalimentation
des machines asynchrones sont tudies dans [Ribeiro2004]. Dans le premier cas, le bras
supplmentaire remplace le bras dfaillant aprs reconfiguration du convertisseur, ainsi la
structure du convertisseur reste inchange aprs loccurrence dun dfaut. Dans le
deuxime cas, la phase dfectueuse est relie au point milieu du bus continu, et le
convertisseur continue fonctionner comme une topologie de pont en H. Ces deux
structures sont intressantes et ont t tudies lors de travaux passs au sein de notre
laboratoire [Karimi2009-2]. Plus rcemment, de nombreuses publications traitent de la
tolrance de pannes des convertisseurs multi-niveaux [Barriuso2009] [Ceballos2011],
[Li2012], des convertisseurs matriciels [Kwak2010], [Kwak2012], [Li2012-2] et des
convertisseurs DC/DC [Ambusaidi2010], [Pei2012]. Ces travaux rcents tmoignent dun
engouement sur ce sujet de convertisseurs tolrance de panne. Ce chapitre est plus
particulirement consacr l'tude dune topologie de convertisseur AC/DC/AC, dite
back-to-back, tolrante la dfaillance dun de ses interrupteurs et comportant un bras
redondant. Dans la suite de ce chapitre, cette topologie sera dnomme convertisseur 6
bras avec bras redondant. Elle a dj fait lobjet de travaux de recherche passs rcents
au sein de notre laboratoire. Dans un premier temps, ltude prsente dans ce mmoire
complte les tudes thoriques antrieures, menes principalement lors des travaux de
thse de Monsieur Arnaud GAILLARD [Gaillard2010]. Ensuite, les rsultats thoriques
obtenus par modlisation puis simulation, seront valids exprimentalement.
Une des applications principalement concernes par cette topologie de convertisseur 6
bras avec bras redondant est la conversion de l'nergie olienne base sur une
gnratrice de type Machine Asynchrone Double Alimentation (MADA). En effet, les
systmes oliens sont des applications pour lesquelles la production dnergie lectrique
est directement lie aux bnfices conomiques qui en dcoulent. Ainsi, scurit, fiabilit
et continuit de service sont des proccupations majeures de ce type dapplication. Pour
cette raison, un nombre important de publications rcentes traite du fonctionnement fault
tolerant des chaines de conversion des oliennes :
9
Diagnostic de dfaut du convertisseur et reconfiguration [Karimi2008], [SaeKok2010], [Duan2011],
Dtection de dfaut des capteurs [Rothenhagen2009-1], [Rothenhagen2009-2],

[Galvez-Carrillo2011],
Surveillance de l'tat du systme olien [Amirat2009], [Hameed2009].
Les objectifs des travaux de recherche prsents dans ce premier chapitre sont d'tre
capables de dtecter aussi rapidement que possible le dfaut dun interrupteur, puis de
reconfigurer le convertisseur afin de garantir la continuit de service et donc une
production continue de l'nergie lectrique. Nos travaux de recherche seront prsents ici
dans le contexte dune chane olienne de conversion avec MADA, mais peuvent tre
utiliss dans dautres applications aussi.
1.2 Topologie de convertisseur 6 bras avec bras redondant

La topologie convertisseur 6 bras avec bras redondant est prsente la Figure 1-1.
Sur cette figure, le convertisseur est mis en uvre dans une chane de conversion de
lnergie olienne, base sur une MADA. Il est connect entre le rseau lectrique et le
rotor de la MADA. Un bus continu spare les deux cts du convertisseur, ct rseau et
ct rotor. On peut ainsi considrer que cette topologie 6 bras comporte en ralit 2
convertisseurs 3 bras, le Convertisseur Ct MADA et le Convertisseur Cts Rseau, qui
seront respectivement nots CCM et CCR dans la suite de ce mmoire.
Rseau
Electrique
MADA
CCR
CCM
f2
f1
ic1
S2
S1
ib1
f2'
f1'
f3
S3
S2'
S1'
Rf
f3'
Lf
S3'
ia2
ia1
a1
S4
b1
S5
f4
a2
c1
S6
f5
Ta
S7
Trc1
S5'
f5'
c2
c2
S6'
f6'
Tra2
Trb1
iTrc1
S4'
f4'
f6
Tra1
b2
ib2 i
Trb2
Trc2
S8
iTrc2
Figure 1-1 : Convertisseur 6 bras avec bras redondant pour systme olien bas sur une MADA.
10
La topologie prsente la Figure 1-1 est base sur la topologie classique back-toback avec un bras redondant additionnel qui peut tre potentiellement connect lun
des 2 cts du convertisseur laide dinterrupteurs bidirectionnels en tension et en
courant (triacs par exemple). Ce bras redondant est compos de deux interrupteurs de
puissance S7 et S8 et il remplacera lun des six autres bras lors de lapparition dun dfaut
sur lun des 12 autres interrupteurs. Pour cette structure avec redondance, la topologie
reste donc inchange aprs reconfiguration (topologie classique back-to-back) suite la
dfaillance dun interrupteur.
Lors du contrle de la chane olienne de conversion de lnergie base sur une MADA
(Figure 1-1), le rle du CCR est de contrler la tension du bus continu et dinjecter ou
absorber de la puissance ractive au rseau. Quant au CCM, il gnre ct rotor les
tensions permettant de contrler les puissances active et ractive du stator. Les dtails du
contrle de ce systme olien avec MADA font lobjet de la section suivante.
1.3 Systme olien fault tolerant tudi

Cette section est ddie ltude dtaille du systme olien prsent la Figure 1-1.
Dans un premier temps, l'avantage d'un tel systme de conversion de lnergie olienne
est brivement comment. Ensuite, les diffrents lments de la chane sont dcrits. Enfin,
sa modlisation et son contrle sont prsents.
1.3.1
Systmes oliens de conversion de lnergie
Les turbines oliennes sont classiquement rparties en deux grandes catgories :

turbines vitesse fixe et vitesse variable. Les premires turbines taient essentiellement
vitesse fixe, mais les turbines actuelles sont vitesse variable. Alors que les turbines
vitesse fixe fonctionnent de manire optimale pour une seule vitesse de vent, les turbines
vitesse variable peuvent extraire le maximum de la puissance disponible au niveau du
vent, quelle que soit sa vitesse, dans la limite de leur puissance nominale. C'est lune des
raisons pour laquelle ces turbines sont principalement utilises aujourd'hui. De plus, les
chanes de conversion vitesse variable permettent de rduire les oscillations de
puissance et les contraintes mcaniques au niveau des pales et du systme mcanique de
la turbine. Cela conduit naturellement une meilleure qualit de lnergie lectrique
produite [Abad2011].
Diffrents types de gnratrices sont utiliss dans les turbines vitesse variable. Dans
le cas de machines asynchrones cage ou de machines synchrones, un convertisseur de
puissance AC/AC est plac entre la machine et le rseau lectrique. Une autre possibilit
est d'utiliser une MADA comme gnratrice. Celle-ci fait lobjet de lapplication vise
par le convertisseur 6 bras avec bras redondant ici tudi. Dans ce cas, le stator est
directement connect au rseau et le rotor est aliment par un convertisseur bidirectionnel
AC/DC/AC. Ce systme est actuellement le plus utilis pour la production d'lectricit
partir de l'nergie olienne. Son intrt majeur rside dans la rduction du
dimensionnement du convertisseur de puissance environ 30% de la puissance nominale
11
de la machine, pour une plage de variation de vitesse de +/- 30% autour de sa vitesse de
synchronisme [Multon2004]. On peut galement noter son rendement lev en mode
hyper-synchrone. Ses inconvnients majeurs sont la prsence dun multiplicateur de
vitesse dans la chane mcanique et la prsence de bagues/balais au niveau de la MADA.
Nanmoins, le surcot engendr par la maintenance due lemploi dun multiplicateur de
vitesse et du systme bagues/balais est alors compens par lconomie ralise sur les
convertisseurs, compar un systme olien pour lequel les convertisseurs seraient
dimensionns la puissance nominale de la gnratrice. Parmi les entreprises les plus
remarquables qui mettent en uvre ce type de turbines, on peut citer DeWind, Gamesa,
GE Wind Energy, Nordex, REPOWER et Vestas.
1.3.2
Description du systme olien
Le systme olien vitesse variable avec MADA est schmatis la Figure 1-2. La
turbine entraine la MADA via un multiplicateur. La MADA est connecte au rseau
lectrique, directement par son stator mais galement au travers du convertisseur IGBT
connect au rotor. Les CCM et CCR sont le plus souvent commands en MLI
[Abed2011]-[Mirecki2005]-[Baroudi2007]. Nanmoins, il convient de mentionner qu'il
est galement possible de contrler les puissances active et ractive statoriques par la
mthode dite du contrle direct de la puissance (en anglais Direct Power Control ou
DPC) [Kazemi2010] [Zhi2010], [Nian2011].
Figure 1-2 : Systme olien vitesse variable bas sur une MADA.
Un fonctionnement en mode hypo ou hyper-synchrone est possible grce la

bidirectionnalit des convertisseurs [Muller2002]. Le fonctionnement en mode hypersynchrone permet de transfrer de lnergie lectrique du stator vers le rseau mais
galement du rotor vers le rseau, ce qui confre au systme olien un rendement lev
[Datta2002], [Petersson2005]. De plus, le facteur de puissance au point de raccordement
de lolienne avec le rseau lectrique peut galement tre impos via le contrle des
puissances ractives au niveau des 2 convertisseurs, CCM et CCR. Nous allons
maintenant prsenter la modlisation de la MADA et le contrle de ses convertisseurs.
1.3.3
Modlisation de la partie lectrique du systme olien
Dans cette section, la modlisation de la partie lectrique du systme olien est

prsente. Il convient de noter que pour mener bien notre tude portant sur la tolrance
12
de pannes du convertisseur statique, le comportement dynamique de la turbine nest pas

t pris en compte lors de notre tude. En effet, nos travaux portent principalement sur la
dtection du dfaut dun interrupteur et la reconfiguration du convertisseur, afin den
assurer la continuit de service. Ainsi, la modlisation de la partie mcanique (turbine) de
la chane olienne ne sera pas aborde dans ce mmoire. Cette partie mcanique sera
modlise par une puissance constante lentre de la turbine et un moment dinertie et
un coefficient de frottement pour lensemble de la MADA et de la turbine [Gaillard2010].
1.3.3.1 Modlisation de la MADA
Une modlisation dtaille de la MADA peut entre autre tre consulte dans le
mmoire de thse de Monsieur Arnaud GAILLARD [Gaillard2010]. Afin de ne pas
alourdir ce mmoire, la modlisation de la MADA dans le repre de Park, en vue de sa
commande vectorielle, est brivement reprise ici. Le modle utilis est bas sur les
hypothses simplificatrices classiques suivantes :
- entrefer constant,
- distribution spatiale sinusodale des forces magntomotrices dans lentrefer,
- circuit magntique non satur et permabilit constante,
- effet des encoches nglig,
- influences de leffet de peau et de lchauffement non prises en compte,
- pas de rgime homopolaire puisque le neutre nest pas connect.
Ces choix signifient entre autres que les flux sont additifs, que les inductances propres
sont constantes et quil y a une variation sinusodale des inductances mutuelles entre les
enroulements statoriques et rotoriques en fonction de l'angle lectrique de leurs axes
magntiques.
Les quations des tensions statoriques et rotoriques de la MADA dans le repre de Park
sont les suivantes [Gaillard2010], [Vas1998] :

Avec :
et : les tensions statoriques dans le repre de Park,
et : les tensions rotoriques dans le repre de Park,
et : les rsistances respectives des bobinages statorique et rotorique,

13
(1-1)
(1-2)
(1-3)
(1-4)
et : les courants statoriques dans le repre de Park,

et : les courants rotoriques dans le repre de Park,
et : les flux statoriques dans le repre de Park,

et : les flux rotoriques dans le repre de Park,
et : les angles de Park respectifs des grandeurs statoriques et rotoriques.
Les flux statoriques et rotoriques daxes d et q sexpriment par :

(1-5)
(1-6)
(1-7)

(1-8)

(1-9)
o :

Avec :
(1-10)
: linductance cyclique statorique,

: linductance cyclique rotorique,
: linductance magntisante,
: linductance de fuite statorique,
: linductance de fuite rotorique.
m : le rapport de transformation rotor/stator, quivalent au rapport des nombres

de spires rotoriques et statoriques.
Les angles de Park relatifs aux grandeurs statoriques et rotoriques sont lis, daprs la
Figure 1-3, par la relation :

o est langle lectrique entre les bobinages statorique et rotorique.
(1-11)
Les puissances actives et ractives statoriques et rotoriques et le couple

lectromagntique, not , sexpriment par :

14
(1-12)
(1-13)
(1-14)
(1-15)

/-

(1-16)
/,
+-
+,
Figure 1-3 : Angles de Park des grandeurs statoriques et rotoriques.
En ngligeant la rsistance statorique , en choisissant le rfrentiel dq li au champ

tournant statorique [Poitiers2003] [Gaillard2010] et en plaant le vecteur flux statorique
sur laxe d, on obtient :

0

(1-17)
0
" 3 %
(1-18)
Une simplification des quations de la MADA dans le repre dq peut alors tre obtenue
partir des quations (1-1) - (1-4) :
0
(1-19)
% &

&

'()
*
o & est la pulsation des grandeurs rotoriques.
&
(1-20)
(1-21)
(1-22)
A partir des quations (1-5) et (1-6), on obtient les expressions des courants
statoriques :

15

(1-23)

(1-24)
En remplaant ces quations dans (1-7) et (1-8), on obtient :

1
o 1 1
34 5
36 3(

1

(1-25)
(1-26)
est le coefficient de dispersion de la MADA.
A partir des quations (1-21), (1-22), (1-25) et (1-26), nous tablissons :

1
1

.

. .7

. 1 &

. 1 &
.8
&

(1-27)
(1-28)
(1-29)
(1-30)
(1-31)
On peut galement tablir les expressions suivantes pour le couple lectromagntique et

les puissances active et ractive statoriques :

(1-32)
(1-33)
(1-34)
Cette modlisation de la MADA illustre le couplage entre les puissances active et

ractive statoriques et les courants rotoriques. En utilisant une mthode de dcouplage
approprie lors de la commande des courants rotoriques, on peut contrler effectivement
les courants rotoriques et donc les puissances statoriques. La Figure 1-4 illustre le
principe de contrle des courants rotoriques. Le courant rotorique de rfrence daxe q est
issu du contrle de la puissance active. Le courant rotorique de rfrence daxe d est,
quant lui, issu du contrle de la puissance ractive statorique.
16

.-
-
.-0
-0
-
-
-0
.:
-0
.-
.-0
.:
1
- 1- ,
-
1
- 1- ,
-0
Figure 1-4 : Contrle des courants rotoriques.
1.3.3.2 Contrle du CCM
La Figure 1-5 reprsente le schma bloc de la commande du CCM. Cette commande

permet de contrler indpendamment les courants rotoriques daxes d et q, donc les
puissances active et ractive statoriques de la MADA.
-
,

,
.
-
,
,0
,

,
-
-0
1- &-
-1
-2
, &-
,
-3
-0
-0
-0
-
1- &-
Figure 1-5 : Commande du CCM.
Une fois la puissance active ou le couple lectromagntique de rfrence tabli, on peut
alors calculer la rfrence de courant rotorique

. Il en est de mme pour le courant
qui est li la puissance ractive statorique de rfrence (Figure 1-5) :

17
(1-35)
(1-36)

1.3.3.3 Contrle du CCR
Dans la littrature scientifique, diffrentes mthodes de contrle sont proposes pour les
redresseurs triphass conventionnels. Une mthode simple et bien connue consiste
contrler les tensions du rseau; elle est dtaille dans [Malinowski2001] et [Gaillard
2010] et brivement rappele ici.
La Figure 1-6 prsente une vue dtaille du CCR, avec :
"< : la tension du bus continu (tension aux bornes du condensateur),
=> , A> : respectivement les transistors IGBT et les diodes connectes en
antiparallle C1 6E,
.
: respectivement la rsistance et linductance du filtre RL,
F G CH , I , J E: les tensions simples modules par le CCR,

F : les tensions simples du rseau lectrique,
F : les courants circulant travers le filtre RL.
Rseau
Electrique
CCR
ia2
S2'
S1'
ib2
Vsa2
Vsb2
Vsc2
Rf
S3'
Lf
CCM et MADA
Vdc
a2
b2
S4'
c2
S5'
S6'
Va2 Vb2 Vc2
Figure 1-6 : Vue dtaille du CCR.
Dans le repre dq li au champ tournant statorique, on peut crire :

o :

.

.

. &
. &
(1-37)
(1-38)
(1-39)
(1-40)
Ici, les indices fd et fq indiquent les variables dans le repre dq du ct du filtre.

Ce modle montre qu laide dun dcouplage appropri, on peut contrler
indpendamment les courants , daxes d et q. Dautre part, en ngligeant les pertes
dans les rsistances , les quations des puissances active et ractive vues du rseau
18
prennent la forme suivante :

<<
(1-41)
<<
(1-42)
Le schma bloc gnral de la commande du CCR est prsent la Figure 1-7.

La modlisation de la MADA et le contrle des convertisseurs CCM et CCR du
systme olien ont maintenant t rappels. Nous allons alors nous intresser la
premire tape ncessaire pour rendre ce systme olien avec MADA tolrant la
dfaillance dun de ses interrupteurs : la dtection du dfaut. Elle fait lobjet de la section
suivante.
K
"J
"J
K
K
K
,0
K0
K &,
,0
K0
K0
K
K &,
K0
Figure 1-7 : Commande du CCR.
1.4 Mthode de dtection de dfaut

Pour tout systme fault tolerant, la dtection de dfaut est une tape essentielle. En
effet, il est indispensable de dtecter le dfaut et de le localiser, pralablement toute
action garantissant la continuit de service [Zhang2008]. Ces dernires annes, plusieurs
tudes ont port plus spcifiquement sur la dtection de dfaut dans les convertisseurs
statiques. Dans [Yazdani2011], la dfaillance dun interrupteur dun convertisseur
cascade multiniveaux a t tudie. Elle est base sur la comparaison entre les tensions
AC gnres et leurs rfrences. La dtection dun dfaut de type circuit ouvert dans les
convertisseurs matriciels est examine dans [Cruz2011]; le diagnostic est bas sur les
erreurs ventuelles au niveau des tensions modules des interrupteurs bidirectionnels du
convertisseur. Quant au cas des convertisseurs conventionnels deux niveaux, la plupart
des mthodes publies dans la littrature scientifique utilise les trois courants de phase du
convertisseur triphas pour dtecter le dfaut [Zidani2008], [Sleszynski2009], [Masrur
2010], [Diallo2005]. Ces mthodes sont gnralement dpendantes de l'application cible
et requirent une dure de lordre dun cycle fondamental pour dtecter le dfaut.
Dautres mthodes sont galement proposes dans la littrature pour permettre une
dtection plus rapide du dfaut dun interrupteur. Dans la publication [Ribeiro2003], des
19
capteurs de tension additionnels sont utiliss pour la dtection de dfaut; ces capteurs
permettent de mesurer les tensions dites de ple et les performances de la mthode
prsente garantissent la dtection du dfaut en un quart de cycle fondamental. Ces
mthodes bases sur les tensions de ple estimes et mesures sont dtailles dans
[Kim2009a] et [Trabelsi2012]. Trs rcemment, une mthode dite model based a t
propose pour la dtection dun dfaut de type circuit ouvert dans un bras de
convertisseur, en observant la tension metteur-collecteur des interrupteurs IGBTs
[An2011]. Dans [Rodriguez-Blanco2011] et dans le cas de convertisseurs IGBTs, une
autre approche se basant sur lobservation de la tension de grille est dveloppe. Pour ces
deux derniers cas, les mthodes de dtection sont implantes de manire analogique.
Lors des recherches prcdemment effectues dans notre laboratoire, une mthode de
dtection rapide, base sur FPGA, a t dveloppe. Elle est robuste au regard des
commutations des interrupteurs. Cette mthode repose sur deux critres, associs pour
chacun dentre eux un seuil : lerreur entre tensions de ples estimes et mesures
(critre tension) et la dure pendant laquelle cette erreur persiste (critre temporel).
Lavantage de cette mthode, outre la rapidit de la dtection du dfaut, est quelle est
utilisable pour tout convertisseur statique et tout type dinterrupteurs. Cest cette mthode
qui sera utilise dans ce premier chapitre. Son principe est rsum la section suivante.
1.4.1
Principe gnral de mthode de dtection de dfaut dinterrupteurs supposs

idaux
La Figure 1-8 reprsente le circuit quivalent par phase du CCM et du CCR. Sur cette
figure apparaissent la rsistance des enroulements rotoriques , linductance cyclique
rotorique et la force lectromotrice .LM pour la connexion du CCM au rotor de la
MADA. Apparaissent galement linductance et la rsistance du filtre RL servant
connecter le CCR au rseau ainsi que la tension .LN au point de raccordement du rseau.
Figure 1-8 : Circuit quivalent par phase des convertisseurs CCM et CCR.
La mthode de dtection de dfaut prsente dans cette section est base sur les travaux
20
de recherche mens au sein du laboratoire. Elle repose sur la comparaison directe entre
les tensions de ples, mesures et estimes, des convertisseurs. Ces tensions sont notes
ci-aprs FO (G P> Q P SCH, I, JE, SC1,2E. Les tensions estimes et mesures sont
respectivement notes avec un indice es et un indice m. Les tensions estimes sont
tablies selon la relation :
FO,
2. UF 1 V "<
2
(1-43)
UF C0, 1E est lordre de commande envoy linterrupteur plac en haut du bras k

(not =W avec X C1, 2, 3, 1Y , 2Y , 3Y E la Figure 1-8). "< reprsente la tension du bus
continu. UF 0 indique que linterrupteur est command louverture alors que UF 1
signifie que linterrupteur est command la fermeture. Les commandes des 2
interrupteurs de chaque bras sont complmentaires et aucun temps mort nest envisag.
Le dfaut dun interrupteur peut tre dtect par lanalyse de la diffrence entre ces
tensions mesures et estimes. Lerreur de tension est alors calcule par :
ZFO FO, FO,
(1-44)
Dans un premier temps, si nous supposons les interrupteurs idaux, on peut alors
conclure que dans des conditions normales de fonctionnement (sans dfaut), les tensions
FO, et FO, sont gales et par consquent, le signal derreur ZFO doit toujours tre gal
zro.
Considrons maintenant un dfaut de type circuit-ouvert au niveau dun des
interrupteurs, par exemple au niveau de =W , plac ct CCM (Voir Figure 1-8). Le circuit
quivalent pour le bras PM avec P CH, I, JE est alors prsent la Figure 1-9.
Figure 1-9 : Circuit quivalent pour le bras PM aprs un dfaut de type circuit-ouvert au niveau de =W .
Dans cette situation de dfaut, si LM [ 0 et ULM 1, la diode AW\] conduira au lieu de
linterrupteur dfaillant =W . Par consquent, la tension de ple mesure sera gale
LMO, "< /2, tandis que la tension de ple estime sera gale LMO, "< /2
((1-43)). Donc, lerreur de tension sera gale ZLMO "< et le dfaut peut alors tre
dtect.
Par contre, si LM _ 0 et ULM 1, cest la diode AW qui conduit. La tension LMO sera
21
donc gale "< /2 . Cela signifie que dans cette situation, le convertisseur fonctionne
normalement. Ainsi, le dfaut ne peut pas tre dtect. Le Tableau 1-1 rassemble les
expressions analytiques de lerreur de tension juste aprs l'apparition du dfaut, en
fonction de la valeur de ULM . Une analyse trs dtaille de toutes les conditions possibles
aprs un tel dfaut de type circuit-ouvert est fournie dans les rcentes publications de
notre laboratoire et n'est pas rappele ici. Le lecteur intress pourra notamment en
trouver les dtails dans [Karimi2009-2]. Dans tous les cas, un dfaut de type circuitouvert au niveau dun interrupteur pourra tre effectivement dtect.
LM
>0
>0
<0
<0
Tableau 1-1 : Etude dun dfaut de type "circuit-ouvert" au niveau du bras PM .
ULM
1
0
1
0
AW
bloque
bloque
passante
passante
AW\]
passante
passante
bloque
bloque
LMO ,
"< /2
"< /2
"< /2
LMO ,
"< /2
"< /2
"< /2
"< /2
"< /2
ZLMO
"<
0
0
0
Nous allons maintenant considrer un dfaut de type court-circuit au niveau du bras PM .

Supposons alors que linterrupteur =W du bras PM est anormalement bloqu ltat ferm.
Ce dfaut rduit la phase PM du systme au circuit quivalent prsent la Figure 1-10(a).
Le Tableau 1-2 rassemble les expressions analytiques de lerreur de tension ZLMO juste
aprs l'apparition du dfaut, en fonction de la valeur de ULM .
fy
S7
Vdc
2
Trx1
x1
o
Sy+3
Dy+3
S8
Vdc
2
fy+3
(a)
fy
fy
S7
S7
Vdc
2
Trx1
x1
Vdc
2
Trx1
x1
o
Sy+3
Dy+3
S8
o
Sy+3
Vdc
2
fy+3
Dy+3
S8
Vdc
2
fy+3
(c)
(b)
Figure 1-10 : (a)- Circuit quivalent de la phase PM lors dun dfaut de type court-circuit.
(b)- Parcours du courant de court-circuit juste aprs l'apparition du dfaut.
(c)- Parcours du courant de court-circuit lorsque le temps de rupture des fusibles est suprieur au
temps de dtection du dfaut.
22

Tableau 1-2 : Cas dun dfaut de type court-circuit du bras k.
ULM
1
0
LMO ,
"< /2
0
LMO ,
"< /2
"< /2
ZLMO
0
"< /2
Lorsque ULM est gal 1, le bras k fonctionne correctement et lerreur de tension est
juste titre gale zro. Par contre, lorsque ULM est gal 0, les condensateurs du bus
continu sont mis en court-circuit par le bras k dfaillant (Figure 1-10(b) , Figure 1-10(c)).
Dans ce cas, le courant de court-circuit nest limit que par limpdance du circuit, qui est
relativement faible. Pour que ce courant ne dpasse pas les limites admissibles pour les
interrupteurs et ne conduise leurs destructions, une protection rapide, fiable et adapte
doit tre mise en uvre afin disoler le bras PM dfectueux. Cest le rle des fusibles KW et
KW\] . Ces fusibles font parties de la topologie fault tolerant. Lefficacit des fusibles au
niveau des onduleurs de tension a t examine par Abrahamsen et al. [Abrahamsen
2000]. De plus, plusieurs tests de court-circuit dun IGBT ont t effectus pour tudier le
phnomne de rupture du fusible et examiner dans quelle mesure le fusible protge
lIGBT [Braun1997], [Abrahamsen2000] et [Blaabjerg2002]. Ces auteurs ont dmontr
quun fusible rapide, connect en srie avec un IGBT, peut protger efficacement cet
IGBT contre les surintensits.
Par ailleurs, les commandes rapproches (ou drivers) de chacun des bras du
convertisseur intgrent un circuit de dtection de dfaut de type court-circuit. Le driver
dtecte rapidement le dfaut et commande louverture les interrupteurs du bras en courtcircuit en imposant leurs ordres de commande zro. La mthode implante dans les
drivers pour dtecter le court-circuit dun bras est base sur un principe identique pour
tous les drivers industriels : la mesure des chutes de tension aux bornes des interrupteurs
[Vallon2003]. Le temps de rponse de cette protection, gal quelques microsecondes,
est gnralement paramtrable et rglable par des composants discrets, externes au driver.
Ce temps de rponse doit tre choisi suprieur au temps de rupture des fusibles lors de la
mise en uvre exprimentale de la topologie fault tolerant Figure 1-1. Cette
coordination entre les fusibles et la protection intgre au driver permet dassurer la
coupure du courant de court-circuit par les fusibles avant que la protection interne au
driver ne sactive.
Lors du court-circuit du bus continu, deux cas peuvent se produire selon les valeurs
relatives du temps de rupture des fusibles et du temps ncessaire la dtection du dfaut.
Si le temps de rupture des fusibles est infrieur celui ncessaire la dtection du dfaut,
le bras dfectueux est isol par au moins un des deux fusibles avant mme que le dfaut
nait t dtect. En effet, en pratique, les deux fusibles KW et KW\] ne cassent pas
exactement au mme instant et lun des deux coupe en premier le courant de court-circuit.
tant donn que les deux fusibles choisis ont les mmes caractristiques nominales, ils
ont sensiblement les mmes courbes de fusion et de rupture totale, la dispersion prs.
Pratiquement, lorsque le premier fusible a mis fin au court-circuit, le filament du second
23
est dj rompu mais un arc lectrique peut subsister. Lorsque cet arc lectrique prend fin
(annulation du courant), le second fusible sera dfinitivement et invitablement cass.
Ainsi, le courant traversant le bras dfectueux devient gal zro. Cette condition
correspond aux trois situations mentionnes dans [Karimi2009-2] pour lesquelles le
courant LM reste gal zro (AW et AW\] sont bloques). Si le temps de rupture des
fusibles est suprieur celui ncessaire la dtection du dfaut, le dfaut est dtect avant
lisolation par les fusibles du bras dfectueux. Aussitt, un module dit de
reconfiguration met 0 les commandes des deux interrupteurs du bras k dfectueux,
applique les deux ordres de commande du bras dfectueux, tablis avant la dtection du
dfaut, aux interrupteurs du bras redondant et commande la fermeture linterrupteur
bidirectionnel U-LM. Dans ce cas, le court-circuit du bus continu na pas encore t limin
et il se prolonge via linterrupteur bidirectionnel U-LM (Figure 1-10 (c)). Cette situation
conduit la destruction du fusible KW (voir Figure 1-10 (c)), et permet ainsi de garantir la
continuit de service.
1.4.2
Critre temporel de dtection de dfaut interrupteurs non idaux
Dans les sections prcdentes, nous avons considr que les interrupteurs taient
idaux. Dans cette hypothse, un ventuel dfaut dun interrupteur peut alors tre dtect
laide dune simple comparaison entre la tension mesure FO, et la tension estime
FO, (G P> Q` P SCH, I, JE, SC1,2E. Cependant, en ralit et en fonctionnement
normal, lerreur de tension ZFO nest pas nulle chaque instant en raisons des chutes de
tensions aux bornes des interrupteurs, des effets des commutations et des temps morts des
drivers. Ainsi, en pratique, le signal derreur ZFO est constitu de pics. Si lon ne filtre pas
ces pics, un dfaut peut alors tre dtect lors dune commutation alors quil nen est pas
un. La mthode dveloppe dans notre laboratoire met en uvre un critre temporel
supplmentaire permettant deffectuer ce filtrage. Pour la mthode propose, prsente
la Figure 1-11, la valeur absolue de lerreur de tension est applique, dans un premier
temps, un comparateur avec une valeur de seuil gal h, pour dterminer si la
diffrence entre les tensions mesures et estime est suffisamment grande pour tre
considre comme un dfaut. La sortie de ce comparateur, note JF , est gale 0 si
|ZF | _ b et gale 1 si |ZF | c b. Par consquent, en fonctionnement normal, le signal en
sortie de ce premier comparateur a une forme d'onde carre de faible rapport cyclique et
de frquence gale au double de la frquence de commutation des interrupteurs (Figure
1-12) [Karimi2009-1], [Karimi2009-2], [Gaillard2010].
Figure 1-11 : Schma de principe de la dtection de dfaut.
24
Tk
0
Apparition dun dfaut de
type circuit ouvert
on
Sk
off
1
ck
0
ts
Sortie du compteur lors

dune commutation
Sortie du compteur lors

dun dfaut
<Nt
Th
nk
Nt
0
1
fk
0
Temps
Temps de dtection:
NTh
Figure 1-12 : Dtection de dfaut intgrant le critre temporel.
Figure 1-13 : Principe de fonctionnement du compteur temporel de la dtection de dfaut.
Lors dune implantation numrique, pour raliser ce test temporel, on mesure la dure
pendant laquelle le signal JF est gal 1 (
sur la Figure 1-12) laide dun compteur. La
Figure 1-13 illustre le principe de fonctionnement du compteur. La sortie du compteur est
gale au nombre de priode de lhorloge Ud pendant lesquelles le signal JF est gal 1, si
ce compteur est remis zro aprs chaque front descendant du signal JF . Ainsi, le signal
JF est dans un premier temps transform en un signal de type dent de scie, not eF . La
valeur maximale de eF est proportionnelle, modulo la priode dhorloge Ud , la dure
pendant laquelle la tension de ple estime est diffrente de la tension relle mesure
(Figure 1-12).
Ainsi, tout dfaut ventuel dun interrupteur peut tre dtect en utilisant simultanment
un critre temporel et un critre de tension. Pour ce faire, le signal eF issu du
compteur est appliqu lentre dun second comparateur de seuil not f* . Ce seuil doit
tre choisi suprieur la valeur maximale de eF lors du fonctionnement normal du
convertisseur. En effet, la valeur maximale de eF dpend effectivement des spcifications
25
des composants utiliss, en particulier des temps morts imposs par les drivers (nous
expliquerons en dtail le choix de f* la section 1.6.4.1). Grce la mthode prsente
la Figure 1-11, nous vitons toute fausse dtection de dfaut suite une commutation
mais nous pouvons nanmoins dtecter un dfaut en quelques dizaines de microsecondes, sachant que la dure exacte ncessaire la dtection du dfaut est fixe par la
valeur de f* . Le signal derreur KF , en sortie du module de dtection de dfaut, est utilis
pour isoler le bras dfaillant, dclencher l'interrupteur bidirectionnel U-F et arrter la
dtection de dfaut.
Aprs avoir prsent la section 1.3.3 le contrle du systme olien, puis la dtection
de dfaut dans cette section, nous allons maintenant envisager leur implantation
matrielle afin de valider exprimentalement le systme olien fault tolerant avec
redondance, propos dans cette premire partie du mmoire.
1.5 Choix technologique et mthodologie dimplantation du contrle et

de la dtection de dfaut
1.5.1
Introduction
Le nombre de contrleurs numriques destins au contrle des systmes de conversion

de lnergie lectrique ne cesse d'augmenter, de mme que leur complexit. Ainsi, de plus
en plus d'efforts sont consacrs la conception, la vrification et la simulation des ces
contrleurs numriques afin de rduire leur temps de dveloppement. Les rcents progrs
des technologies numriques et des outils logiciels associs permettent de concevoir des
contrleurs numriques intgrs de plus en plus complexes, compacts et haute
performance. Grce aux dispositifs dits VLSI actuellement disponibles, comme par
exemple les composants FPGA et ASIC, des contrleurs entirement numriques peuvent
tre raliss. Ainsi, un contrleur numrique, voire un systme de commande, qui tait
auparavant implant sur une carte lectronique, peut dornavant tre intgr sur une puce
unique, offrant l'avantage d'tre compact et de supporter un trs grand nombre de
traitements arithmtiques. De plus, l'utilisation de composants reprogrammables tels que
les FPGAs permet le dveloppement et le prototypage rapide de contrleurs numriques,
sans modification matrielle significative [Rodriguez2007]. Nanmoins, la complexit
croissante des algorithmes implanter dans ces contrleurs numriques et les contraintes
du march (time to market) exigent lutilisation de mthodologies de conception
particulirement adaptes et efficaces. Dans certaines applications telles que celles
relevant du domaine de la conversion de lnergie lectrique, toute erreur dans la
conception du contrleur numrique, aussi minime soit elle, peut provoquer de srieux
dommages au systme command, gnralement trs coteux, ainsi que des retards dans
la mise au point du premier prototype.
Par ailleurs, diffrentes cibles numriques sont largement utilises dans les applications
de puissance actuelles. Citons notamment les cibles DSP, FPGA et microcontrleurs qui
offrent des fonctionnalits trs intressantes. Dans cette tude, nous avons fait le choix
26
dutiliser une cible FPGA pour mettre en uvre la dtection du dfaut dun interrupteur et
ainsi garantir des performances temps rel. Ce choix sera davantage prcis et justifi
la section suivante. Ensuite, la mthodologie adopte pour la mise en uvre numrique
sera explique. Cette mthodologie permet de concevoir en boucle ferme, avec efficacit
et fiabilit, des contrleurs numriques base de FPGA et de valider exprimentalement
limplantation de lalgorithme de commande sur le FPGA cibl. Dans un premier temps,
une des tapes de cette validation du FPGA alors programm est ralise en boucle
ferme en mulant laide dun ordinateur le systme de puissance, les capteurs et les
interfaces.
1.5.2
Choix de la cible numrique
Dans les convertisseurs tolrance de panne, il est important de dtecter le dfaut et

modifier les ordres de commande issus du contrle aussi tt que possible, afin d'viter
toute discontinuit et tout transitoire indsirable aux niveaux des entres et des sorties du
convertisseur. Ainsi, il est fondamental que la surveillance du systme par lalgorithme de
dtection de dfaut soit effectue en parallle avec les autres tches du systme. Cest
principalement pour cette raison que nous proposons dans ces travaux de recherche
quune cible FPGA soit utilise pour la mise en uvre temps rel de la mthode de
dtection de dfaut ici prsente. Grce leur structure base sur la logique cble, les
composants FPGA nous semblent effectivement particulirement adapts pour atteindre
de telles performances temporelles. Cette caractristique conduit alors une rduction
drastique du temps d'excution [Shu2008], [de Castro2003]. Les processeurs plus
conventionnels tels que les DSP permettent nanmoins datteindre des performances
intressantes ; cependant, ils ne paraissent pas les plus efficaces pour effectuer avec une
telle rapidit la dtection de dfaut et la reconfiguration du contrle. La limitation
principale des performances de ces processeurs rside dans le traitement srialis des
instructions. Des temps dattente sont galement un inconvnient majeur lors de
lexcution de boucles ISR [Monmasson2011].
La cible FPGA apparat donc comme un excellent choix pour limplantation des
fonctionnalits ncessitant des performances temps rel leves : dtection de dfaut et
reconfiguration des ordres de commande. Nanmoins, il est envisageable d'utiliser un
processeur conventionnel pour les autres fonctionnalits du contrle, associ un FPGA
ralisant la dtection et la compensation. Cest cette approche matrielle qui est mise en
uvre dans ce chapitre : un systme dSPACE est associ un composant FPGA pour
raliser lensemble du contrle. Toutefois, la faisabilit et lefficacit de cibles FPGA
pour le contrle de systmes de puissance a dj t largement prouve [Idkhajine2009],
[Monmasson2011-1], [Monmasson2011-2], [Ormaetxea2011]. Il serait donc galement
envisageable, sur le plan purement matriel, dutiliser un unique FPGA la fois pour des
fins de contrle et de dtection de dfaut. Ainsi, dventuels problmes d'interface
pourraient tre vits et le cot global de la commande diminu. Cette approche sera
aborde plus en dtail aux chapitres 2 et 3. Dans la partie suivante, nous allons prsenter
la mthode de prototypage adopte pour la mise en uvre du FPGA.
27

1.5.3
Mthodologie de prototypage
Une mthode de prototypage innovante, appele FPGA in the Loop, a t dveloppe

dans notre laboratoire lors de prcdents travaux de recherche [Karimi2010]. Elle est
matriellement base sur une plateforme exprimentale, centre sur un FPGA de la
famille ALTERA et les outils CAO associs. Le flot de conception top-down au cur de
cette approche est prsent la Figure 1-14. Ce flot se compose de quatre tapes
principales : simulation fonctionnelle, simulation mixte, prototypage Hardware in the
Loop et test entirement exprimental. Ce flot FPGA in the Loop sera utilis dans
lensemble de ces travaux de thse pour mener bien limplantation exprimentale sur
cible FPGA. Il est dvelopp dans le texte qui suit.
1.5.3.1 Premire tape : simulation fonctionnelle
Cette tape est base sur des simulations informatiques classiques, ayant recours aux
outils traditionnels Matlab/Simulink. Elle permet de valider la fonctionnalit globale du
systme tudi. Dans un premier temps, ces simulations sont ralises sur la base dune
modlisation continue du systme. Ensuite, une fois les rsultats en mode continu valids,
les simulations sont ralises en mode discret. Dans ce cas, le pas de simulation est fixe ;
il doit donc tre choisi suffisamment petit afin de garantir une prcision acceptable. La
validation des rsultats de simulation en mode discret conclut cette premire tape.
1.5.3.2 Deuxime tape : simulation mixte
Dans cette seconde tape, la modlisation de la partie puissance reste identique celle
de la premire tape. Quant au modle Simulink du contrleur il est remplac par un
modle bas sur les lments disponibles dans la bibliothque de DSP Builder. DSP
Builder est une toolbox compatible avec lenvironnement Matlab, ralise conjointement
par les socits MathWorks et ALTERA. Elle permet de simuler sous Matlab la
modlisation VHDL synthtisable destine la programmation de composants FPGA de
la famille ALTERA. Cette toolbox est particulirement efficace pour un prototypage
rapide de composants FPGA de cette famille. Toutefois, certaines des fonctions
souhaites ou ncessaires ne sont pas disponibles au sein de la bibliothque DSP Builder.
Ces modles doivent alors tre conus par lutilisateur, partir de modles VHDL alors
imports dans lenvironnement Matlab.
1.5.3.3 Troisime tape : Prototypage FPGA in the loop
Cette troisime tape est consacre limplantation de l'algorithme de contrle sur la

carte FPGA de la plateforme exprimentale FPGA in the Loop, puis sa validation en
boucle ferme par simulation selon le principe communment appel HIL, pour Hardware
in the Loop. Lobjectif majeur est de vrifier, en boucle ferme, l'implantation de
lalgorithme de contrle sur un contrleur physique (cible FPGA), tout en mulant le reste
du systme (partie puissance, interfaces, capteurs, .) laide dun ordinateur.
28
Figure 1-14 : Flot de conception pour le prototypage FPGA in the Loop.
29

1.5.3.3.1 Pourquoi avoir recours au prototypage FPGA in the Loop?
Ce prototypage dit FPGA in the Loop a t dvelopp au sein de notre Laboratoire

lors de travaux de recherche portant sur les convertisseurs tolrance de pannes
[Karimi2010]. De manire gnrale, son intrt majeur est de pouvoir valider
limplantation numrique sur FPGA dalgorithmes de commande (contrle/commande,
commande MLI, dtection et compensation de dfaut) tout en mulant par ordinateur la
partie puissance du systme. Il est ds lors possible dvaluer la partie commande dans un
environnement virtuel o les modifications des algorithmes de commande sont aisment
ralisables par reprogrammation du FPGA, sans itration matrielle coteuse. Ceci induit
naturellement une rduction du temps de dveloppement ainsi que celle du cot global
dun projet. Ainsi, ce prototypage FPGA in the loop permet dvaluer
exprimentalement les performances des algorithmes de commande. Leurs points
faibles peuvent tre dtects dans cet environnement virtuel tout en liminant le risque
d'endommager tout ou partie du systme de puissance. Dans notre dmarche visant la
tolrance de pannes, toutes les parties contrle-commande, dtection de dfaut,
reconfiguration de larchitecture de puissance et du contrle-commande sont dabord
valides par HIL avant dtre implantes sur un prototype totalement exprimental. Les
raisons majeures qui nous ont motivs recourir au prototypage FPGA in the loop sont
donc nombreuses [Karimi2008]-[Karimi2009]-[Gaillard2010]. On peut citer les
motivations suivantes :
- la partie puissance nest pas toujours disponible (cas dun systme olien de forte
puissance, de lordre du MW par exemple) [Munteanu, 2010],
- les cots engendrs par la construction de la partie puissance sont trs levs,
- les essais comportent des risques importants pour la sret globale de lopration
(risques lectriques, puissance leve mise en jeu, dangers particulirement
importants lors de ltude de systmes tolrance de pannes, ),
- dysfonctionnement (mauvaise, voire aucune dtection de dfaut) de lalgorithme de
dtection et de compensation du dfaut pouvant entrainer des dgts irrversibles sur
la partie puissance du systme.
1.5.3.3.2 Principe du FPGA in the loop
Lors de la seconde tape, le modle Simulink du contrleur a t remplac par un

modle, globalement bas sur les lments disponibles dans la bibliothque de DSP
Builder. Ce modle DSP Builder correspond un modle en langage VHDL
synthtisable. Lors de sa compilation laide de loutil Signal compiler, la modlisation
DSP Builder alors obtenue permet de gnrer automatiquement cette description VHDL
synthtisable, au niveau RTL. Loutil de synthse logique Quartus, ddi spcifiquement
aux FPGAs de la famille ALTERA, permet ensuite de gnrer le bitstream permettant la
programmation du FPGA cibl. A ce niveau, on peut alors insrer un bloc dnomm
HIL dans lenvironnement Matlab/Simulink pour remplacer le modle DSP Builder de
l'tape 2. Aprs compilation de ce bloc HIL sous Matlab, le FPGA de la carte de
dveloppement de notre plateforme est alors programm au moyen dune interface JTAG,
30
relie au PC qui mule la partie puissance. La Figure 1-15 en illustre ici encore le
principe. Le prototypage FPGA in the Loop est alors oprationnel.
Figure 1-15 : Prototypage FPGA in the loop.
A chaque pas de simulation, la partie puissance du systme lectrique est simule par le
PC et les signaux ncessaires sont transmis au FPGA. Lorsque celui-ci reoit les signaux
du PC, il excute les algorithmes de commande. Le FPGA retourne ensuite au PC les
ordres de commande des diffrents interrupteurs de puissance, tablis au cours de cette
tape. A ce stade, un cycle de simulation FPGA in the loop est effectu. Lchange des
donnes entre le PC et le FPGA est synchronis et une interface de type JTAG est utilise
pour relier le FPGA au PC.
1.5.3.4 Quatrime tape : validation entirement exprimentale
Une fois limplantation sur cible FPGA valide par prototypage FPGA in the Loop,
on peut alors envisager de procder des tests entirement exprimentaux, avec une
partie puissance relle. Dans cette tape, la carte FPGA embarquant le contrlecommande est alors connecte au systme de puissance rel laide dinterface
spcifiques ddies lapplication cible.
1.5.4
Choix technologique pour limplantation du contrle et de la dtection de

dfaut
Dans cette section, nous allons dvelopper plus en dtail le choix dune implantation
conjointe dSPACE/FPGA pour le contrle et la dtection de dfaut du systme olien
fault tolerant avec redondance, bas sur une MADA. Le systme de puissance concern
a t prsent la Figure 1-1. La Figure 1-16 prsente le principe de limplantation
matrielle choisie pour ce contrle tolrance de pannes.
31
dSPACE
Commande du CCR
Systme de puissance
FPGA
/6
/12
(interrupteurs)
Dtection de
dfaut et
compensation
MLI
Commande du CCM
3
CCM
Tk , Tk
/6
3
3
Trk
/6
(Triacs)
Vdc, vkom
CCR
Bras de secours
Convertisseur 6 bras avec bras

redondant tolrant au dfaut
Signaux mesurs
Variables mesures pour le contrle

Information de dfaut
Figure 1-16 : Implantation matrielle du contrle tolrance de pannes pour systme olien avec
redondance bas sur une MADA.
Comme nous lavons prcis auparavant, le contrle numrique du systme de

puissance peut tre matriellement assur par un FPGA, un systme dSPACE, un DSP o
un Microcontrleur. Dans ce chapitre, nous proposons dimplanter le contrle laide
dun systme dSPACE. dSPACE est en effet un contrleur puissant, particulirement
adapt au prototypage rapide car il permet de raliser visuellement la programmation du
contrleur dans lenvironnement Matlab/Simulink. Davantage de dtails sur cette
approche matrielle seront fournis la section 1.6.4. En revanche, sachant que la
surveillance du systme pour la dtection de dfaut doit tre imprativement effectue en
parallle avec les autres tches, un composant FPGA simpose naturellement pour la
dtection de dfaut (voir section 1.5.2 : Choix de la cible numrique).
Les signaux ncessaires au contrle sont mesurs et envoys dSPACE. Dans un
premier temps, les tensions de rfrence pour les deux convertisseurs (CCM et CCR) sont
calcules au niveau du systme dSPACE. Ensuite, laide du gnrateur de signaux MLI
intgr dSPACE, les ordres de commande sont alors gnrs et donc disponibles en
sortie de la carte I/O de dSPACE. Ces signaux transitent par la carte FPGA, qui est
charge de la dtection et de la compensation de dfaut. Lors dun mode de
fonctionnement sans dfaillance, le bloc de dtection et de compensation de dfaut
impose directement les ordres de commande des interrupteurs, reus de dSPACE, au
CCM et au CCR. Dans le cas o apparait un dfaut dans un interrupteur dun des deux
convertisseurs, lalgorithme de dtection et de compensation de dfaut identifie en temps
rel linterrupteur dfaillant. Les deux ordres de commande des interrupteurs du bras
dfaillant sont alors mis 0 immdiatement. Ensuite, le triac correspondant est mis en
conduction et les ordres de commande du bras dfaillant sont appliqus au bras de
secours. Etant donn que les topologies des convertisseurs CCM et CCR aprs
compensation du dfaut sont identiques celles avant apparition du dfaut, les contrles
de ces deux convertisseurs restent inchangs aprs dtection du dfaut. Nanmoins, un
signal contenant linformation de dfaut sera envoy au systme dSPACE. Ainsi, le
systme olien reste oprationnel et garantit un fonctionnement nominal.
32
1.6 Validation du systme olien fault tolerant avec redondance bas

sur une MADA
Dans cette section, nous indiquerons dans un premier temps les paramtres du systme
olien tudi. Ensuite, la mthodologie de prototypage dtaille la section 1.5.3 sera
mise en application : les rsultats issus des modlisations/simulations, puis les rsultats
obtenus par prototypage FPGA in the Loop seront prsents. Enfin, la dernire partie
sera consacre aux rsultats exprimentaux obtenus sur le banc de test exprimental mis
en place au laboratoire lors de ces travaux de thse.
1.6.1
Paramtres du systme olien
Les diffrents paramtres lectriques du systme olien tudi sont prsents dans le
Tableau 1-3. Ils sont identiques aux paramtres utiliss par Monsieur Arnaud
GAILLARD lors de sa thse [Gaillard2010].
Tableau 1-3 : Paramtres du systme olien tudi.
Elments du systme
MADA
Bus continu
Filtre ct CCR
Rseau lectrique
Paramtres
% % 690 "
f
m1
f
2,97 ,
3,82
12,241 k ,
12,177 k
12,12 k, r 114 Gs.
38 t,
"< 1500 "
0.075 , 0.75 k
% 690 ",
K 50 kl
N 3 hi, K 50 kl, 2,
Pour les paramtres de la dtection de dfaut, nous avons choisi f* 30 .

b 40. Le
choix de f* est directement li au temps ncessaire la dtection du dfaut,
proportionnellement la priode dchantillonnage (ici gale 1 s). Ainsi, la dure
minimale de dtection du dfaut sera de 30 s. Cette dure minimale a t fixe
conformment aux paramtres du banc dessai exprimental. Ce choix sera justifi avec
davantage de prcision la section 1.6.4.1. La valeur du paramtre h, est choisie assez
grande pour empcher une fausse dtection de dfaut en raison du bruit ou des erreurs
probables suite la discrtisation.
1.6.2
Rsultats de Modlisation/Simulation
Nous prsentons ici les rsultats de modlisation/simulation ralise dans

lenvironnement Matlab. La MADA a t modlise laide de la toolbox
SimPowerSystems et le contrle des convertisseurs modlis laide de la toolbox
Simulink.
33

1.6.2.1 Dfaut de type circuit ouvert ct CCM
Dans un premier temps, nous avons jug intressant de montrer l'importance de la mise
en uvre de la dtection de dfaut et de la reconfiguration. Un dfaut de type interrupteur
ouvert a t simul au niveau du CCM. Il faut mentionner que, comme expliqu
prcdemment la section 1.4.1, un dfaut de type court-circuit entrane une situation
similaire celle d'un dfaut de circuit ouvert, grce aux fusibles rapides placs en srie
avec les interrupteurs. Pour cette raison, seul un dfaut de type circuit ouvert sera tudi
dans cette section et dans lensemble de ce mmoire. Le dfaut est produit par la mise
0 de lordre de commande de lIGBT =] . La Figure 1-17 prsente les rsultats de
simulation obtenus dans ce cas. Le dfaut a t appliqu linterrupteur =] du CCM
linstant t=2,5s. Avant lapparition du dfaut, la MADA est correctement contrle : les
puissances active et ractive (statorique et rotorique) suivent correctement leurs valeurs
de rfrence et la tension du bus continu est stable. En revanche, aprs apparition du
dfaut, ces mmes puissances ne sont plus correctement contrles et lon peut noter des
oscillations importantes tant au niveau des puissances statoriques quau niveau de la
tension du bus continu.
6
x 10
4
2
Qs
0
-2
Ps
-4
2
5
x 10
2.1
2.2
2.3
2.4
2.5
2.6
2.7
2.8
2.9
2.1
2.2
2.3
2.4
2.5
2.6
2.7
2.8
2.9
2.1
2.2
2.3
2.4
2.5
2.6
2.7
2.8
2.9
Qr
-5
Pr
-10
2
1650
1600
1550
1500
1450
1400
2
t (s)
Figure 1-17 : Puissances actives et ractives statoriques, puis rotoriques et tension du bus continu lors dun
dfaut circuit ouvert de =] .
Lors du dfaut tudi, les fortes variations de puissance qui en dcoulent ont des effets
34
indsirables et dangereux, tant sur la partie mcanique du systme quau niveau de la

qualit de lnergie produite par le systme olien. Il savre donc ncessaire et justifi de
dtecter de tels dfauts afin dviter ces effets nfastes. La Figure 1-18 prsente les
rsultats de simulation obtenus dans les mmes conditions de dfaillance que celles
simules prcdemment, mais avec dtection de dfaut et reconfiguration du
convertisseur. Ici encore, un dfaut de type circuit ouvert est appliqu linterrupteur =]
linstant t=2,5s. Dans ce cas, le systme olien tolrance de pannes peut effectivement
continuer fonctionner en mode nominal. Afin de valider la capacit du systme
reconfigur suivre ses rfrences de puissance, un chelon est appliqu linstant t=2,8s
au niveau de la rfrence de puissance ractive statorique. Les puissances active et
ractive statoriques suivent effectivement leurs rfrences aprs reconfiguration et il en
est de mme pour la tension du bus continu.
6
x 10
2
Ps (W)
Qs (VAr)
1
0
-1
-2
-3
2
2.1
2.2
2.3
2.4
2.5
2.6
2.7
2.8
2.9
2.1
2.2
2.3
2.4
2.5
2.6
2.7
2.8
2.9
2.1
2.2
2.3
2.4
2.5
2.6
2.7
2.8
2.9
x 10
Pr (W)
Qr (VAr)
-5
-10
1650
Vdc (V)
1600
1550
1500
1450
1400
Figure 1-18 : Puissances active et ractive statoriques, puis rotoriques et tension du bus continu lors dun
dfaut circuit ouvert de =] avec dtection de dfaut et reconfiguration.
Examinons maintenant plus en dtail lvolution temporelle des diffrentes grandeurs

lors de la dfaillance de linterrupteur =] alors simule. La Figure 1-19 reprsente lordre
de commande de linterrupteur =] et la tension de ple mesure <MO, lors dun dfaut de
type circuit ouvert de =] . En mode de fonctionnement normal, le signal derreur J<M entre
35
la tension de ple mesure <MO et la tension de ple estime <MO prsente des pics
lors des commutations du bras 3 (Figure 1-20(a)). Ces variations sont lorigine de pics
de faibles amplitudes au niveau de la sortie e<M du compteur de lalgorithme de dtection
de dfaut (Figure 1-20(b)). Cependant, le critre temporel de lalgorithme de dtection de
dfaut permet de filtrer ces informations et de ne pas les interprter comme lapparition
de dfauts.
Lors de lapparition relle du dfaut, on peut remarquer sur la Figure 1-20(a) que lerreur
de tension J<M perdure. Ainsi, si le convertisseur statique ne fonctionne plus correctement,
le compteur peut atteindre la valeur f* et le dfaut peut alors tre dtect (Figure
1-20(b)).
Les courants statoriques et rotoriques de la MADA sont reprsents la Figure 1-21.
On peut constater quils ne sont pas affects par lapparition du dfaut.
1.5
1
0.5
0
-0.5
2.499
2.4992
2.4994
2.4996
2.4998
2.5
2.5002
2.5004
2.5006
2.5008
2.501
2.5002
2.5004
2.5006
2.5008
2.501
(a)
1000
500
0
-500
-1000
2.499
2.4992
2.4994
2.4996
2.4998
2.5
t (s)
(b)
Figure 1-19 : (a) Ordre de commande de linterrupteur =] (b) Tension de ple mesure <MO lors dun
dfaut de type circuit ouvert de =] .
36
Cc1 (V)
1000
-1000
2.499
2.4992
2.4994
2.4996
2.4998
2.5
2.5002
2.5004
2.5006
2.5008
2.501
2.4992
2.4994
2.4996
2.4998
2.5
2.5002
2.5004
2.5006
2.5008
2.501
40
nc1
30
20
10
0
-10
2.499
Courants rotoriques (A)
Courants statoriques (A)
Figure 1-20 : (a) Signal derreur J<M entre tensions de ple mesure et estime (b) Evolution du compteur
temporel de lalgorithme de dtection de dfaut.
4000
2000
0
-2000
-4000
2.46
2.47
2.48
2.49
2.5
2.51
2.52
2.53
2.54
2.47
2.48
2.49
2.5
2.51
2.52
2.53
2.54
4000
2000
0
-2000
-4000
2.46
Figure 1-21 : Courants statoriques et rotoriques de la MADA.
37
3000
2000
ic1 (A)
1000
0
-1000
-2000
-3000
2.3
2.35
2.4
2.45
2.5
2.55
2.6
2.65
2.7
2.35
2.4
2.45
2.5
2.55
2.6
2.65
2.7
3000
iTrc1 (A)
2000
1000
0
-1000
-2000
-3000
2.3
Figure 1-22 : (a) Courant de phase <M ct CCM et (b) courant u<M travers le triac U-<M .
Figure 1-22 prsente le courant rotorique <M et le courant u<M travers le triac U-<M
(voir Figure 1-1). On peut noter quaprs reconfiguration du convertisseur statique, le
courant <M nest pas identique au courant qui traverse U-<M car les 2 diodes du bras JM
sont toujours oprationnelles et insres dans le circuit.
En conclusion, concernant le CCM, les rsultats prsents dans cette section
dmontrent la ncessit de dtecter tout dfaut dun interrupteur et de reconfigurer le
convertisseur. Aprs modlisation, nous avons galement valid par simulation que le
systme olien tolrance de pannes continue effectivement fonctionner en mode
nominal aprs la dfaillance dun de ses interrupteurs.
1.6.2.2 Dfaut de type circuit ouvert ct CCR
Nous allons maintenant tudier leffet dun dfaut de type circuit ouvert au niveau du
CCR. Pour la mme raison que lors de ltude dun dfaut au niveau du CCM, nous avons
choisi de prsenter uniquement les rsultats de simulation dans le cas dun dfaut de type
circuit ouvert, appliqu maintenant linterrupteur =] du bras J linstant t = 2,5 s. Sans
dtection et compensation du dfaut, on obtient galement de fortes oscillations au niveau
des puissances active et ractive du CCR (Figure 1-23). Selon le point de fonctionnement
lors de lapparition du dfaut, la commande du CCR peut ne plus tre capable de
contrler la tension du bus continu, comme cela est illustr par la Figure 1-23. On peut
galement noter le fort dsquilibre des courants du CCR.
38
2400
2200
2000
1800
1600
1400
2
2.1
2.2
2.3
2.4
2.5
2.6
2.7
2.8
2.9
2.6
2.7
2.8
2.9
(a)
x 10
2
QCCR
0
-2
PCCR
-4
-6
-8
2
2.1
2.2
2.3
2.4
2.5
(b)
1000
500
0
-500
-1000
2.46
2.47
2.48
2.49
2.5
2.51
2.52
2.53
2.54
(c)
t (s)
Figure 1-23 : Dfaut circuit ouvert de =] au niveau du CCR, sans dtection de dfaut ni reconfiguration :
(a) tension du bus continu ("< ) ; (b) Puissances active et ractive du CCR vues du rseau, (c) Courants en
sortie du CCR.
Les figures 1-24 1-26 prsentent les rsultats de simulation obtenus lorsque la
dtection de dfaut et la reconfiguration du convertisseur sont actives. Comme
prcdemment, un dfaut de type circuit ouvert est appliqu =] linstant t = 2,5 s.
Aprs dtection de dfaut, le remplacement du bras dfaillant par le bras redondant
permet de conserver une topologie de convertisseur statique identique : la continuit de
service du systme olien est effectivement assure. Aprs dfaut, la tension du bus
continu et les puissances active et ractive du CCR sont correctement contrles ; les
courants de phase du CCR restent sinusodaux et quilibrs.
39
1650
Vdc (V)
1600
1550
1500
1450
1400
2
2.1
2.2
2.3
2.4
2.5
2.6
2.7
2.8
2.9
2.1
2.2
2.3
2.4
2.5
2.6
2.7
2.8
2.9
x 10
2
PCCR (W)
QCCR (VAr)
0
-2
-4
-6
2
1000
500
0
-500
-1000
2.46
2.47
2.48
2.49
2.5
2.51
2.52
2.53
2.54
Figure 1-24 : Dfaut circuit ouvert au niveau du CCR, avec dtection de dfaut et reconfiguration : (a)
tension du bus continu ("< ) ; (b) Puissances active et ractive du CCR vues du rseau ; (c) Courants en
sortie du CCR.
Les signaux lis la dtection de dfaut sont galement prsents la Figure 1-25. La
dtection de dfaut est rapide et immdiate, conformment au seuil Nt fix. On retrouve
ici encore des pics de faibles amplitudes au niveau de la sortie J< du compteur de
lalgorithme de dtection de dfaut; quant leur interprtation, ces pics sont filtrs par le
critre temporel de la mthode de dtection. La Figure 1-26 reprsente le courant < et le
courant u< travers le triac U-< (voir Figure 1-1).
40
1000
-1000
2.4994
2.4996
2.4998
2.5
2.5002
2.5004
2.5006
2.5002
2.5004
2.5006
(a)
40
30
20
10
0
2.4994
2.4996
2.4998
2.5
(b)
t (s)
Signal derreur J< entre tensions de ple mesure et estime et (b) Evolution du compteur temporel de
lalgorithme de dtection de dfaut.
1000
500
0
-500
-1000
2.46
2.47
2.48
2.49
2.5
2.51
2.52
2.53
2.54
2.51
2.52
2.53
2.54
(a)
1000
500
0
-500
-1000
2.46
2.47
2.48
2.49
2.5
(b)
t (s)
Courant de phase < ct CCM (b) Courant u< travers le triac U-< .
Ici encore, au niveau du CCR, il est important de dtecter la dfaillance dun

interrupteur puis reconfigurer le convertisseur. Aprs modlisation, nous avons galement
41
valid par simulation que le systme olien tolrance de pannes continue effectivement
fonctionner en mode nominal aprs la dfaillance de lun de ses interrupteurs.
Prototypage FPGA in the Loop
1.6.3
Cette section est ddie au prototypage FPGA in the Loop lors de limplantation
numrique de la dtection de dfaut sur cible FPGA de la famille ALTERA. Pour raliser
les tests, une carte de dveloppement Stratix DSP S80 est mise en uvre. Elle comprend
les lments suivants :
un composant FPGA Stratix EP1S80B956C6,

deux convertisseurs A/N 12-bits, 125 MHz,
deux convertisseurs N/A 14-bits, 165 MHz,
une mmoire flash de 64 Mbits,
deux mmoires SRAM 256 K36 bits,
un oscillateur quartz de frquence 80 MHz,
deux connecteurs dentres/sorties numriques de 60 pins chacun,
un connecteur JTAG,
trois boutons-poussoirs,
un bloc de huit interrupteurs positionnables par lutilisateur,
deux diodes lectroluminescentes.
Quant lui, le composant FPGA Stratix EP1S80 comprend :

79 040 lments logiques,
7 427 520 bits de RAM,
12 PLLs reconfigurables,
679 pins dentres/sorties.
Pour ce prototypage, le pas de simulation fix dans lenvironnement Matlab et la
priode dchantillonnage sont tous deux gaux 1s.
Les rsultats HIL sont maintenant prsents. De mme que prcdemment, un dfaut de
type circuit ouvert est gnr au niveau de linterrupteur =] du CCM, par la mise 0 de
son ordre de commande linstant t=2,5 s. La Figure 1-27 prsente les puissances active
et ractive statoriques avant et aprs apparition du dfaut alors que la Figure 1-28
reprsente la tension "< du bus continu. On retrouve des rsultats conformes ceux
obtenus par simulation la section 1.6.2.1; ces trois grandeurs ne sont pas affectes par le
dfaut.
42

6
x 10
1
-1
-2
2
2.1
2.2
2.3
2.4
2.5
2.6
2.7
2.8
2.9
Figure 1-27 : Prototypage FPGA in the Loop : Puissances active et ractive statoriques pour un dfaut
circuit ouvert au niveau du CCM.
1600
1550
1500
1450
1400
2
2.1
2.2
2.3
2.4
2.5
2.6
2.7
2.8
2.9
t (s)
Figure 1-28 : Prototypage FPGA in the Loop : Tension "< aux bornes du bus continu pour un dfaut
circuit ouvert au niveau du CCM.
Les ordres de commande appliqus linterrupteur =] sont prsents la Figure 1-29.

Le dfaut de type circuit ouvert est gnr linstant t = 2,5 s par la mise 0 de lordre
de commande de =] . Sur la Figure 1-30, on peut voir lvolution du compteur temporel de
lalgorithme de dtection de dfaut. Ce compteur est incrment ds lapparition du
dfaut, jusqu linstant o f* 30, instant pour lequel laugmentation de Nt conduit
effectivement la dtection du dfaut.
1
0.5
0
2.4994
2.4996
2.4998
2.5
2.5002
2.5004
2.5006
t (s)
Figure 1-29 : Prototypage FPGA in the Loop : Ordres de commande appliqus linterrupteur =] .
43
40
30
20
10
0
-10
2.4994
2.4996
2.4998
2.5
2.5002
2.5004
2.5006
Figure 1-30 : Prototypage FPGA in the Loop : Evolution du compteur temporel de lalgorithme de
dtection de dfaut.
Les courants rotoriques et statoriques sont respectivement tracs au niveau des Figures
1-31 et 1-32. La Figure 1-33 prsente les volutions temporelles du courant travers le
triac et celle du courant de la phase JM, avant et aprs lapparition du dfaut. Ces rsultats
obtenus par prototypages FPGA in the Loop permettent de valider limplantation
ralise sur cible FPGA.
4000
2000
0
-2000
-4000
2.46
2.47
2.48
2.49
2.5
2.51
2.52
2.53
2.54
Figure 1-31 : Prototypage FPGA in the Loop : Evolution temporelle des courants rotoriques.
4000
2000
0
-2000
-4000
2.46
2.47
2.48
2.49
2.5
2.51
2.52
2.53
2.54
Figure 1-32 : Prototypage FPGA in the Loop : Evolution temporelle des courants statoriques.
44
4000
2000
0
-2000
-4000
2
2.1
2.2
2.3
2.4
2.5
2.6
2.7
2.8
2.9
2.6
2.7
2.8
2.9
(a)
4000
2000
0
-2000
-4000
2
2.1
2.2
2.3
2.4
2.5
(b)
t (s)
Figure 1-33 : Prototypage FPGA in the Loop, Dfaut circuit ouvert au niveau du CCM : Evolution
temporelle du courant travers le triac U-<M et du courant de la phase JM : (a) Courant de phase <M ct
CCM (b) Courant u<M travers le triac U-<M .
Aprs avoir valid limplantation numrique sur cible FPGA de la dtection de dfaut
et de la reconfiguration du convertisseur, nous pouvons maintenant envisager de valider
notre carte de dveloppement sur un banc de test entirement exprimental. Dans la suite,
ce banc est dcrit et les rsultats exprimentaux obtenus seront prsents.
1.6.4
Validation exprimentale
1.6.4.1 Banc de test exprimental
Un banc de test exprimental a t mis en uvre lors de ces travaux de thse. Il est
important de mentionner ici que notre tude portant sur la dtection de dfaut et la
reconfiguration du convertisseur ne dpend ni du point de fonctionnement, ni de la
puissance du systme. Pour cette raison, nous pouvons objectivement avoir recours un
banc de test de faible ou moyenne puissance pour la validation exprimentale de nos
travaux. On peut voir une photographie du banc la Figure 1-34. Ce banc comprend une
MADA dune puissance nominale de 3 kW, couple mcaniquement une machine
courant continu. Cette machine courant continu est pilote de manire muler le
comportement de la partie mcanique du systme olien et entrainer le rotor de la
MADA.
Deux convertisseurs triphass AC/DC IGBT sont utiliss pour raliser le
convertisseur 6 bras avec redondance. Lun de ces convertisseurs comporte donc le bras
45
redondant, destin remplacer le bras dfaillant suite la dtection dun dfaut dun des
interrupteurs. Les convertisseurs sont conus partir de modules IGBT commercialiss
par la socit SEMIKRON (rfrence SKM50GB123D). Ces IGBTs sont pilots par des
drivers de rfrence SKHI 22A, distribus galement par la socit SEMIKRON. La
capacit du bus continu est gale 2200F. Un filtre RL comprenant une inductance de 3
mH et une rsistance de 0,4 est connect entre le CCR et le rseau.
Pour ces essais exprimentaux, la carte FPGA est utilise pour la dtection de dfaut et
la reconfiguration du convertisseur alors que le contrle des convertisseurs est effectu
laide dun systme dSPACE. Ainsi, ce systme dSPACE assure le contrle de la tension
du bus continu, le contrle des courants du CCR ainsi que celui des puissances active et
ractive du stator, en gnrant par MLI les ordres de commande appropris. La priode
dchantillonnage de lalgorithme de dtection de dfaut implant sur FPGA est gale
1s. La priode dchantillonnage pour le systme dSPACE est gale 100s ; la priode
de commutation des interrupteurs est donc galement de 100s. Les mesures de tensions
ncessaires au contrle sont ralises par des capteurs CV3-1200, commercialiss par la
socit LEM. Les courants sont mesurs par des capteurs de courant de type PR30,
commercialiss par la socit LEM.
Figure 1-34 : Banc de test exprimental.
Lors de prcdents travaux de thse, des cartes dinterface ont dj t ralises dans
notre quipe de recherche. La Figure 1-35 (a) reprsente la carte dinterface utilise pour
convertir les signaux analogiques, issus des mesures de tensions et de courants, en
signaux numriques et galement adapter les niveaux de tension pour les rendre
compatibles avec ceux exigs par la carte FPGA. Cette carte intgre notamment 6 CANs
au format 12 bits, de type ADS7810U de la socit Analog Devices. Le temps de
46
conversion de ces CAN est gal 1,25 s et la plage de tension dentre analogique est de
10V. Des composants SN74HC174N sont utiliss afin de mmoriser les tats logiques
des sorties des CANs durant la conversion.
Des composants ULN2003 de chez STMicroelectronics sont utiliss au niveau de la
carte prsente la Figure 1-35(b) ; cette carte permet damplifier de 5V 15V le niveau
de tension des sorties du module MLI du systme dSPACE, pour le rendre compatible
avec celui des drivers des IGBTs.
Figure 1-35 : (a) Carte dinterface entre les mesures des grandeurs lectriques et la carte FPGA, (b) Carte
dinterface entre la sortie MLI de dSPACE et les drivers des IGBTs.
Le choix du temps minimal de dtection du dfaut est fix par le paramtre f* . Il est
directement li aux performances temporelles des lments de la chane instrumentale
(capteur de tension, CAN, FPGA, convertisseur statique, .). Le Tableau 1-4 rassemble
le retard maximum introduit par chaque composant de cette chane. Afin dviter toute
fausse dtection de dfaut, le seuil temporel f* , utilis dans la mthode de dtection de
dfaut (voir Figure 1-11), doit tre choisi suprieur au retard maximum total valu dans
le Tableau 1-4. Nous avons alors choisi la valeur du f* gale 30 (correspondant 30
s), dans toutes les simulations, pour tous les tests HIL et les tests exprimentaux.
Tableau 1-4 : Retard maximum introduit par chaque composant plac entre les convertisseurs et le FPGA
Composants
Origine du retard
Temps de retard (ns)
Adaptateur de tension ULN2003
Dlai E /S
1000
Driver SKHI 22A
Temps mort
Temps de propagation
4300
1150
Module IGBT, SKM50GB123D
Dlai de fermeture (130 ns)

Dlai douverture (445 ns)
445
Capteur de tension CV 3-1200
Temps de retard
Temps de monte
300
700
Amplificateur oprationnel
AMP02E
Temps de monte
1458
Convertisseur ADS7810U
Temps maximal entre deux

conversions
1400
47
Bascule SN74HC174N
Dlai E/S
1000
FPGA EP1S80B956C6
Priode dchantillonnage
1000
Total=12753
Comme indiqu prcdemment, le contrle des convertisseurs est effectu laide dun
systme dSPACE. La Figure 1-36 prsente une vue externe du systme dSPACE utilis,
contenant notamment une carte de contrle, rfrence DS1005 ainsi quune carte
DS2004 pour la conversion analogique-numrique haute rsolution (16 bit- 0,8 s) et une
carte MLI rfrence DS5101 12 sorties. Les principaux composants de ce systme de
contrle dSPACE sont les suivants :
- un Processeur : PowerPC 750 GX 1 GHz ;
- 16 entres analogiques avec CAN 16 bits, 0,8 s temps de conversion ;
- 6 sorties avec CNA 16 bits, 1.6 s temps de rglement ;
- 12 sorties MLI triphases, utilises lors de nos essais pour le contrle des 2
convertisseurs triphass IGBTs.
Ce systme dSPACE est paramtrable au sein de lenvironnement Controldesk.
Figure 1-36 : (a) Vue externe du systme dSPACE, (b) Boitier dinterfaage.
La mise en uvre de la carte DS1005 est base sur la modlisation de lalgorithme de

contrle, ralise dans lenvironnement Matlab avec des blocs classiques de la toolbox
Simulink. Cette compatibilit directe et automatise avec la modlisation sous Matlab
rend son utilisation aise et efficace. A laide de la fonction incremental build dans
Matlab, cette modlisation sera traduite pour gnrer un code C. Ce code C sera son
tour compil pour gnrer un excutable, alors tlcharg sur la carte DS1005. De plus,
au niveau de linterface Controldesk, l'utilisateur peut crer et personnaliser une interface
graphique. A laide de cette interface graphique, on peut alors visualiser sur l'cran le
processus en cours, mais aussi apporter des modifications au systme de contrle lors de
son fonctionnement [Malinowski2001], [Poitiers2003]. La Figure 1-37 reprsente
lenvironnement Controldesk et linterface graphique ralise. Sur cette figure, on peut
voir les grandeurs de contrle (rfrences de puissances active et ractive, commande
marche/arrt, ) ainsi que lvolution temporelle des signaux mesurs ou calculs
(oscilloscopes).
48
Figure 1-37 : Environnement Controldesk et interface graphique.
1.6.4.1.1 Paramtres du banc de test exprimental
Les paramtres du banc de test exprimental sont consigns dans le Tableau 1-5. Les
paramtres de la MADA et de la MCC ont t identifis par Monsieur Florent BECKER,
lors de son stage recherche de Master, effectu en 2011 au laboratoire.
Tableau 1-5 : Paramtres du banc de test exprimental.
Systme
MADA
MCC
Bus continu
Filtre ct CCR
Rseau lectrique
Paramtres
% % 200 "
f
m 0,385
f
1,68 ,
0,39
0,309 k ,
0,0368 k
0,294 k,
N 3 Gi, w 1.23 x, w 0.008 k
2.2 t,
"< 400 "
0.4 , 3 k
% 200 ",
K 50 kl
N 3 Gi, K 50 kl, 2,
49

1.6.4.2 Rsultats Exprimentaux
1.6.4.2.1 Fonctionnement en mode sans dfaillance
Tout d'abord, nous avons valid en mode sans dfaillance le contrle du systme olien
sur le banc de test. En effet, le but de ces premiers essais est de valider le contrle des
puissances active et ractive et celui de la tension du bus continu.
Premirement, les essais ont t raliss avec un glissement gal -20% pour la MADA
(point de fonctionnement en mode hyper-synchrone). La Figure 1-38 prsente les
chronogrammes de la puissance active statorique et de sa rfrence. La Figure 1-39
prsente les chronogrammes du courant rotorique daxe q et de sa rfrence. On peut
constater que ces deux grandeurs suivent correctement leurs rfrences. Lors des
variations de puissance statorique prsentes la Figure 1-38, les Figures 1-40 et 1-41
prsentent respectivement le courant travers une phase du rotor et la tension "< du bus
continu.
Lors des essais exprimentaux, vu le nombre lev de formes dondes devant tre
simultanment enregistres, les chronogrammes lis lalgorithme de dtection de dfaut
ont t enregistrs sur les deux oscilloscopes LECROY 4 voies dont nous disposons au
laboratoire. Les formes d'ondes lies plus spcifiquement au fonctionnement olien
(MADA) ont t enregistres en utilisant l'outil Control Desk de dSPACE, puis traces
dans lenvironnement Matlab. Ce choix explique la diffrence dallure gnrale des
chronogrammes prsents dans cette section, tous nanmoins issus de nos essais
exprimentaux.
500
0
-500
-1000
-1500
0
10
Figure 1-38 : Evolution temporelle de la puissance active statorique et de sa rfrence.

5
0
-5
-10
-15
-20
0
t (s)
Figure 1-39 : Evolution temporelle du courant rotorique et de sa rfrence

.
50
10
courant rotorique
phase a1 (A)
20
10
0
-10
-20
0
10
10
Figure 1-40 : Evolution temporelle du courant travers une phase du rotor.

450
400
350
0
t (s)
Figure 1-41 : Evolution temporelle de la tension "< aux bornes du bus continu.
Ensuite, des essais ont t raliss avec un glissement gal +20% pour la MADA
(mode hypo-synchrone). Les rsultats exprimentaux alors obtenus sont prsents au
niveau des Figures 1-42 1-45.
Les chronogrammes de la puissance ractive statorique et de sa rfrence sont tracs sur
la Figure 1-42, la puissance active statorique tant fixe 1 kW. La puissance ractive
suit correctement sa rfrence et lon peut constater que les contrles des puissances
active et ractive statoriques sont effectivement indpendants. A puissance active
statorique fixe 1 kW et pour la rfrence de puissance ractive trace la Figure 1-42,
les Figures 1-43 1-45 prsentent respectivement le courant et sa rfrence, la
tension "< et le courant travers une phase rotorique.
1000
500
0
-500
-1000
-1500
0
10
Figure 1-42 : Evolution temporelle de la puissance ractive statorique et de sa rfrence, puissance active
statorique constante.
51
10
0
-10
-20
-30
0
10
10
10
t (s)
Figure 1-43 : Evolution temporelle du courant et de sa rfrence

.
450
400
350
0
t (s)
Figure 1-44 : Evolution temporelle de la tension "< aux bornes du bus continu.
courant rotorique
phase a1 (A)
40
20
0
-20
-40
0
t (s)
Figure 1-45 : Evolution temporelle du courant travers une phase du rotor.
Enfin, nous avons valid le contrle de la chane olienne avec MADA lors de
variations de la vitesse de rotation de larbre de la MADA. Les rfrences de puissances
active et ractive statoriques sont respectivement fixes 1kW et 0 VAr. Une rampe est
applique la vitesse de rotation de la machine courant continu, faisant varier le
glissement de la MADA de g=20% g=-20%. La vitesse mcanique est trace la Figure
1-46. Les puissances active et ractive statoriques restent stables et correctement
contrles, comme on peut le constater sur la Figure 1-47. La Figure 1-48 prsente les
formes dondes des courants rotoriques durant la rampe de vitesse.
52
200
180
160
140
120
0
10
10
t (s)
Figure 1-46 : Vitesse de rotation de la MADA pendant lacclration.
500
Qs
0
-500
Ps
-1000
-1500
0
t (s)
Figure 1-47 : Evolution temporelle des puissances active et ractive statorique lors dune rampe de vitesse
de rotation de la MADA.
20
10
0
-10
-20
2
t (s)
Figure 1-48 : Evolution temporelle des courants rotoriques lors dune rampe de vitesse de rotation de la
MADA.
Les essais exprimentaux mens dans cette section ont permis de valider le
fonctionnement, en mode sans dfaillance, de la chane olienne de conversion avec
MADA en modes hypo et hyper-synchrone et lors de variations de la vitesse de rotation
de la MADA. Dans les sections qui suivent, nous allons gnrer un dfaut circuit ouvert
au niveau dun interrupteur du CCM puis du CCR, afin de valider la tolrance de pannes
du systme olien tudi.
1.6.4.2.2 Dfaut de type circuit ouvert au niveau du CCM
Nous allons maintenant valider exprimentalement la continuit de service du systme

olien lors de la dfaillance de type circuit ouvert de lIGBT haut du bras JM du CCM
53
(IGBT de linterrupteur =] ). Pour lensemble des exprimentations menes dans cette

section, les rfrences de puissances active et ractive statoriques sont respectivement
fixes 1kW et 0 VAr. Le dfaut est gnr en coupant lordre de commande de lIGBT
de linterrupteur =] , alors rendu dfaillant.
Un premier test est effectu pour un point de fonctionnement de la MADA
correspondant un glissement g gal 20%. La Figure 1-49 dmontre que les puissances
active et ractive statoriques ne sont pas affectes par ce dfaut. On peut galement
observer sur cette figure les instants dapparition et de dtection du dfaut : on peut
constater que le dfaut a t dtect trs rapidement aprs son apparition. La Figure 1-50
prsente les courants rotoriques avant et aprs la dtection du dfaut ; ils sont
correctement contrls aprs reconfiguration du convertisseur et ne sont pas affects par
le dfaut. La Figure 1-51 rassemble les principaux signaux de la dtection de dfaut ainsi
que le courant travers le triac U-<M et le courant de la phase JM dfaillante. Un vue
dtaille des instants dapparition et de dtection de dfaut est fournie la Figure 1-51
(b). Sur cette figure, la transition du signal dfaut de 1 0 correspond lapparition du
dfaut alors qu'une transition du signal dtection de dfaut de 0 1 correspond la
dtection de ce dfaut. Sur cette figure, on peut notamment vrifier que le dfaut a t
dtect tout de suite aprs son apparition, dans un dlai de 30 s comme programm au
niveau de la carte FPGA.
Ps (W), Qs (VAr)
1500
1000
500
0
-500
-1000
-1500
0
10
Figure 1-49 : Puissances active et ractive statoriques avant et aprs apparition dun dfaut au niveau du
CCM (mode hypo-synchrone).
Dfaut
30
Dtection de dfaut
20
10
0
-10
-20
-30
5.4
5.6
5.8
6.2
6.4
t (s)
Figure 1-50 : Courants rotoriques lors dun dfaut au niveau du CCM (mode hypo-synchrone).
54
6.6
Figure 1-51 : Dtection de dfaut et reconfiguration pour un dfaut circuit ouvert au niveau du CCM en
mode hypo-synchrone : (a) De haut en bas: courant <M de la phase JM dfaillante (20 A/div), courant
travers le triac U-<M (20A/div), signal dfaut , signal dtection de dfaut - Echelle de temps: 100ms/div;
(b) Vues dtailles avec de haut en bas: signal dfaut, sortie du compteur temporel de la dtection de
dfaut, signal dtection de dfaut, commande applique lIGBT de linterrupteur =] (10V/div)- Echelle
de temps : 100s/div.
Il convient de noter que si au moment de lapparition du dfaut de =] le courant de la

phase dfaillante est ngatif, la phase JM est alimente normalement car le courant <M
passe par =y ou bien par la diode en antiparallle de lIGBT de =] . Dans ce cas, le
convertisseur fonctionne normalement et le dfaut ne peut pas tre dtect tant que le
courant <M ne change pas de signe. Ce cas est illustr par les rsultats exprimentaux de
la Figure 1-52.
Figure 1-52 : Dtection de dfaut et reconfiguration pour un dfaut du CCM quand le courant traverse la
diode en antiparallle de lIGBT de =] au moment de dfaut. De haut en bas: courant de la phase dfaillante
(20 A/div), courant travers le triac U-<M (20A/div), signal dfaut, dtection de dfaut - Echelle de temps:
100ms/div.
Afin de dmontrer que le contrle reconfigurable prsent ne dpend pas du point de

fonctionnement, nous avons rpt les tests prcdents dans un mode de fonctionnement
diffrent de la MADA. Pour cel, les mmes essais que ceux raliss prcdemment en
mode hypo-synchrone ont t raliss pour un point de fonctionnement en mode hypersynchrone, pour un glissement g gal -20%. Les rsultats sont visualisables sur les
Figures 1-53 155. Ici encore, on peut vrifier lefficacit de la tolrance de pannes
propose dans ce mmoire. La MADA peut ainsi continuer gnrer lnergie lectrique
en mode nominal, aprs apparition dun dfaut de type circuit ouvert de lun des bras du
CCM.
55
Dfaut
Dtection de dfaut
1000
500
0
Qs
-500
Ps
-1000
-1500
0
10
t (s)
Figure 1-53 : Puissances active et ractive statoriques avant et aprs un dfaut circuit ouvert au niveau du
CCM (mode hyper-synchrone).
Dfaut
Dtection de dfaut
30
20
10
0
-10
-20
-30
4.4
4.5
4.6
4.7
4.8
4.9
5.1
5.2
5.3
5.4
t (s)
Figure 1-54 : Courants rotoriques lors dun dfaut au niveau du CCM (mode hyper-synchrone).
Figure 1-55 : Dtection de dfaut et reconfiguration pour un dfaut circuit ouvert au niveau du CCM en
mode hypo-synchrone : (a) De haut en bas: courant de la phase dfaillante (20 A/div), courant travers le
triac U-<M (20A/div), signal dfaut, signal dtection de dfaut- Echelle de temps: 100ms/div; (b) Vues
dtailles avec de haut en bas: signal dfaut, sortie du compteur temporel de la dtection de dfaut, signal
dtection de dfaut, commande applique lIGBT de linterrupteur =] (10V/div)- Echelle de temps :
100s/div.
1.6.4.2.3 Dfaut de type circuit ouvert au niveau du CCR
Des essais exprimentaux similaires aux prcdents sont maintenant prsents lors dun
dfaut de type circuit ouvert au niveau du CCR. La commande de lIGBT de
linterrupteur =]Y est maintenant mise 0 linstant t = 4,823 s afin de gnrer le
56
dfaut. Comme pour la section prcdente, les essais sont mens en mode hyposynchrone avec un glissement g de 20% puis en mode hyper-synchrone avec un
glissement g gal -20%. Les Figures 1-56 159 prsentent les rsultats obtenus en
mode hypo-synchrone alors que les Figures 1-60 163 illustrent le mode hypersynchrone. Pour les deux points de fonctionnement tudis, on peut vrifier sur ces
courbes que les puissances active et ractive statoriques, les courants de sortie du CCR et
les courants rotoriques sont correctement contrls aprs lapparition du dfaut. Les
Figures 1-59 et 1-63 montrent que la dtection de dfaut a t efficace et rapide.
Dfaut
1500
Dtection de dfaut
1000
500
0
Qs
-500
Ps
-1000
-1500
0
10
t (s)
CCR (mode hypo-synchrone).
20
10
0
-10
-20
3
3.5
4.5
5.5
6.5
Figure 1-57 : Courants rotoriques lors dun dfaut au niveau du CCR (mode hypo-synchrone).
10
5
0
-5
-10
4.7
4.72
4.74
4.76
4.78
4.8
4.82
4.84
4.86
4.88
4.9
t (s)
Figure 1-58 : Courants de phase en sortie du CCR avant et aprs un dfaut circuit ouvert au niveau du CCR
(mode hypo-synchrone).
57
Figure 1-59 : Dtection de dfaut et reconfiguration pour un dfaut circuit ouvert au niveau du CCR en
mode hypo-synchrone : (a) de haut en bas: courant de la phase dfaillante (20 A/div), courant travers le
triac U-< (20A/div), signal dfaut, signal dtection de dfaut- Echelle de temps: 100ms/div; (b) Vues
dtection de dfaut, commande applique lIGBT de linterrupteur =] (10V/div)- chelle de temps :
100s/div.
1000
500
0
-500
-1000
-1500
0
10
CCR (mode hyper-synchrone).
20
10
0
-10
-20
3.6
3.7
3.8
3.9
4.1
4.2
4.3
4.4
Figure 1-61 : courants rotoriques avant et aprs un dfaut circuit ouvert au niveau du CCR (mode hypersynchrone).
58
Courants de phase en
sortie du CCR (A)
10
5
0
-5
-10
3.9
3.95
4.05
Figure 1-62 : Courants de phase en sortie du CCR avant et aprs un dfaut circuit ouvert au niveau du CCR
(mode hyper-synchrone).
Figure 1-63 : Dtection de dfaut et reconfiguration pour un dfaut circuit ouvert au niveau du CCR en
mode hyper-synchrone : (a) De haut en bas: courant de la phase dfaillante (20 A/div), courant travers le
triac U-< (20A/div), signal dfaut, signal dtection de dfaut - Echelle de temps: 100ms/div; (b) Vues
dtection de dfaut, commande applique linterrupteur =] (10V/div)- Echelle de temps : 100s/div.
1.7 Conclusion
Ce chapitre a trait de ltude de la continuit de service dun convertisseur
bidirectionnel 6 bras avec un bras redondant. Cette topologie a t tudie rcemment lors
de travaux de recherche mens au sein de notre laboratoire, mais seule ltude par
simulation avait alors t valide. Dans ce premier chapitre de mmoire, la tolrance de
pannes de cette topologie fault tolerant avec redondance a t valide par prototypage
FPGA in the loop et exprimentalement.
Dans un premier temps, la structure de convertisseur tudie a t prsente. Son
utilisation dans le contexte dune chane olienne de conversion de lnergie base sur
une MADA a t aborde. La modlisation de la partie lectrique du systme et son
contrle ont t succinctement rappels. La mthode de dtection de dfaut alors mise en
uvre a galement t examine. Aprs une premire phase de modlisation et de
simulation du systme fault tolerant, nous avons envisag une approche exprimentale.
59
Une mthode de prototypage, nomme FPGA in the loop, nous a permis de valider la
conception sur cible FPGA de la dtection de dfaut et de la reconfiguration du
convertisseur, avant de procder aux tests entirement exprimentaux. Un banc dessai
exprimental a t conu et ralis lors de cette thse. Sur ce banc, une MADA est
couple mcaniquement une MCC qui joue le rle de la turbine du systme olien. Le
contrle du convertisseur bidirectionnel 6 bras avec bras redondant a t ralis laide
dun systme dSPACE alors que la dtection de dfaut a t ralise sur une carte de
dveloppement FPGA Stratix de la socit ALTERA. De premiers essais exprimentaux
ont dabord t effectus afin de vrifier le bon comportement du systme olien en mode
sans dfaillance. La tolrance de pannes du systme olien fault tolerant a ensuite t
valide en modes hypo et hyper-synchrone, tant pour un dfaut au niveau dun
interrupteur du CCR que du CCM. Pour tous ces essais exprimentaux, lefficacit de la
mthode de contrle tolrant au dfaut a t dmontre et la continuit de service de la
chane olienne avec MADA a t garantie.
Les rsultats exprimentaux ainsi obtenus permettent de conclure et de valider les
travaux de recherche prcdemment mens dans notre laboratoire, portant sur un
convertisseur bidirectionnel 6 bras avec bras redondant. Dans la continuit de ces travaux,
la suite de ce mmoire de thse sera consacre ltude de structures de convertisseurs
AC/DC/AC, sans redondance.
60
2. Convertisseur 6 bras sans redondance tolrant

aux dfauts
Chapitre 2 : Convertisseur 6 bras tolrant aux dfauts sans bras redondant
2 Convertisseur 6 bras tolrant aux dfauts sans bras redondant

2.1 Introduction
De manire gnrale, deux approches permettent de rendre un systme tolrant aux
dfauts, selon quelle utilise ou pas de la redondance. Si lon considre un systme fault
tolerant avec redondance, la partie redondante va remplacer la partie dfaillante, aprs
dtection du dfaut et reconfiguration du systme. Dans ce cas, le systme peut assurer les
mmes fonctions et garantir les mmes performances, aprs le dfaut. C'est ce cas de
figure qui a t tudi au chapitre 1, le bras redondant remplaant alors le bras dfaillant
du convertisseur de puissance lors de la reconfiguration de ce dernier.
Toutefois, dans certaines applications, il est galement possible daccepter un certain
degr de dgradation des performances du systme suite un dfaut, tout en garantissant
la continuit de service du systme. Dans ce cas, une reconfiguration approprie du
systme suite la dtection dun dfaut peut tre suffisante pour assurer les
fonctionnalits minimales requises. En rsum, la redondance peut tre vite dans
certaines applications et ainsi permettre de garantir le mode nominal ou bien le mode
dgrad pour des applications moins exigeantes. Nanmoins, cette conomie de
duplication de matriel se fait le plus souvent au prix de performances rduites aprs
reconfiguration, ou de surdimensionnement en mode sain.
Dans ce chapitre, nous prsentons une topologie de convertisseur fault tolerant
AC/DC/AC 6 bras. Elle garantit la continuit de service lors de la dfaillance de lun de
ses interrupteurs. Cette topologie na pas recours la redondance, comme cela tait le cas
de la topologie ayant fait lobjet du premier chapitre. Aprs apparition dun dfaut, une
reconfiguration approprie du convertisseur permet de continuer fonctionner avec les 5
bras sains dont on dispose encore. Par ailleurs, un contrleur fault tolerant appropri est
au niveau du pilotage de la topologie du convertisseur mais galement au niveau de sa
commande qui doit tre modifie lors du passage dune topologie 6 bras une topologie 5
bras. Pour des raisons de compacit dcriture, ce convertisseur 6 bras tolrant aux
dfauts sans bras redondant sera dnomm convertisseur 6/5 bras dans la suite de ce
chapitre.
La topologie dite convertisseur 6/5 bras sera tudie en dtail la section suivante.
Un contrleur reconfigurable bas sur FPGA sera ensuite propos. Pour ce type de
convertisseur, les applications cibles dans ce chapitre sont lalimentation d'une charge
triphase puis un systme olien de conversion de lnergie bas une MADA, dont le
principe a t prsent au chapitre 1, Figure 1-2.
Quant la dtection de dfaut, la mthode prsente la section 1.4 du chapitre 1 peut
galement tre employe. Nanmoins, nous proposerons des optimisations possibles
cette mthode de dtection de dfaut que nous valuerons dans ce chapitre.
63
2.2 Topologie de Convertisseur 6/5 bras

La topologie de convertisseur tolrant aux dfauts ici tudie est reprsente la Figure
2-1(a). Elle est essentiellement base sur la structure dite back-to-back dun
convertisseur conventionnel 6 bras, compose de deux convertisseurs triphass
comportant chacun trois bras. Par rapport la structure back-to-back, elle comporte :
- trois interrupteurs bidirectionnels supplmentaires, ddis la reconfiguration de la
structure suite la dtection dun dfaut;
- des fusibles afin de dconnecter physiquement le bras dfaillant lors dun dfaut de
type court-circuit. Des explications quant ce cas de dfaut ont t fournies au
chapitre 1, section 1.4.1.
Pour cette topologie fault tolerant sans redondance, les trois triacs sont teints en
mode de fonctionnement normal et le convertisseur fonctionne alors comme un
convertisseur back-to-back classique. Suite la dtection dun dfaut dans un bras, les
ordres de commande de ce bras sont mis 0 et le triac de la phase correspondante
connect ce bras (ct 1 ou ct 2) est command la fermeture. Ainsi, la fermeture du
triac reliera physiquement le nud du bras dfaillant celui du bras qui lui correspond de
lautre ct du convertisseur. Un exemple de reconfiguration est prsent la Figure
2-1(b) pour un dfaut dans le bras . Ainsi, une fois reconfigure, la topologie du
convertisseur devient une structure 5 bras, capable de fonctionner avec les 5 bras sains.
Suite ce changement de topologie, les ordres de commande des interrupteurs ne seront
plus les mmes avant et aprs lapparition du dfaut. La gnration des ordres de
commande en mode normal et aprs reconfiguration fait lobjet de la section suivante.
2.2.1
Gnration des ordres de commande
2.2.1.1 Principe gnral
Avant lapparition du dfaut, le convertisseur est un convertisseur 6 bras conventionnel.

Ainsi, toute mthode de MLI peut tre utilise pour le contrler. Nanmoins, la
gnration par la MLI des tensions de rfrence dpend entirement du contrle mis en
uvre et donc de lapplication vise. Selon lapplication, les cts 1 et 2 du convertisseur
peuvent tre connects une source, une charge ou bien encore une machine. Par
exemple, pour une application olienne mettant en uvre une MADA, un ct est
connect au rseau lectrique et le deuxime est connect au rotor de MADA. Pour une
application de type commande de moteurs synchrone ou asynchrone, le second ct est
alors connect au stator de la machine.
Dans tous les cas, aprs reconfiguration et en mode de fonctionnement cinq bras, les
mthodes de MLI classiques ne peuvent plus tre utilises et une MLI spcifique la
topologie 5 bras doit tre mise en uvre. Nous allons tudier plus en dtail cette topologie
la section suivante.
64
f2
f1
S2
S1
f1'
f3
S3
S1'
a1
f2'
S2'
f3'
S3'
a2
Ct 1
b2
Ta
b1
c2
Tb
c1
Ct 2
Tc
S4
S5
f4
S4'
S6
f5
f6
S5'
S6'
f4'
f5'
f6'
f1'
f2'
f3'
(a)
f2
f1
S2
S1
f3
dfaut
S3
S1'
a1
S2'
S3'
a2
b1
Ct 1
b2
Ta
c1,c2
Ct 2
Tb
Tc
S4
S5
f4
S4'
S6
f5
f4'
f6
S5'
f5'
S6'
f6'
(b)
Figure 2-1 : Convertisseur 6/5 bras - (a) En mode de fonctionnement normal (b) Aprs reconfiguration
suite un dfaut au niveau du bras .
2.2.1.2 Convertisseur 5 bras
Le convertisseur 5 bras est une structure de convertisseur avec un nombre rduit de

composants. Il a t tudi dans la littrature scientifique pour diverses applications telles
que la conversion AC/DC/AC [Jacobina2006], le contrle de deux machines alternatives
ou de deux charges triphases [Kimura2005] [Jones2008]. Il a galement t abord dans
le cas de la tolrance aux dfauts [Jacobina2003]. Nanmoins, il est important de
mentionner que dans tous ces travaux, un contrleur rapide et reconfigurable nest pas
propos. La Figure 2-2 prsente la topologie cinq bras, dans le cas o un bras est
mutualis entre les phases et des deux cts du convertisseur (cas de la topologie
reconfigure de la Figure 2-1(b)). Le bras commun participe donc la gnration des
tensions modules pour les deux cts du convertisseur.
65
Figure 2-2 : Convertisseur 5 bras avec le bras c ( , ) mutualis.
Afin de mieux comprendre comment ce convertisseur 5 bras est capable de produire

deux sries indpendantes de 3 tensions de ligne pour chacun des deux cts du
convertisseur, on peut remarquer que chacun des 2 convertisseurs prsents la Figure
2-2 est capable de produire deux tensions composes arbitraires. Autrement dit, bien que
les tensions simples vues de la troisime phase soient les mmes des 2 cts, les tensions
simples des autres phases peuvent tre arbitrairement choisies de sorte que les 3 tensions
composes des deux cts du convertisseur suivent leurs rfrences. Nanmoins, chaque
tension compose sera limite par la valeur de la tension du bus continu. On peut donc
ds prsent mentionner que les tensions reproduites par ce convertisseur 5 bras seront
moins grandes que celles dun convertisseur 6 bras conventionnel, pour une mme
tension aux bornes du bus continu. Comme nous lavons mentionn auparavant,
lconomie de duplication de matriel se fait le plus souvent au prix de performances
pouvant tre rduites. La comparaison entre ces deux topologies fera lobjet de la section
2.2.2.
2.2.1.3 MLI pour convertisseur 5 bras
Diffrentes mthodes ont t proposes dans la littrature scientifique afin de raliser

une MLI spcifique la topologie de convertisseur 5 bras. On peut notamment
mentionner les mthodes proposes dans les rfrences bibliographiques [Bouscayrol
2005] et [Jones2008-1, 2]. La mthode propose par Bouscayrol et al., bien
quintressante, se traduit par des ordres de commande asymtriques. De plus, les
frquences de commutation ne sont pas identiques pour tous les interrupteurs et cette
frquence peut tre considrablement augmente dans certains bras du convertisseur
[Jones2008-1]. La mthode MLI propose par Jones et al. a recours aux 32 vecteurs de
tension possibles pour un convertisseur 5 bras. Elle produit moins dharmoniques de
tension. Elle est prsente comme tant plus simple et mieux adapte la mise en uvre
pratique [Jones2008-1, 2]. Cest cette mthode que nous avons choisie dans ce chapitre
pour le contrle du convertisseur 5 bras. Dans cette mthode, une injection
66
dhomopolaire est ralise, note ZSS en anglais pour Zero Sequence Signal. Les
tensions de rfrence des cts 1 et 2 du convertisseur, notes

, , , 1,2,
sont tablies selon le contrle mis en uvre et lapplication vise. Ensuite, un signal ZSS
est ajout, pour chaque ct, aux rfrences de tension pour former le signal de
modulation
, , , 1,2 (selon lEquation (2-1)). En fait, ce signal ZSS ne
change pas la valeur des tensions composes en sortie du convertisseur 5 bras : il est
utilis comme un degr de libert pour rduire les harmoniques de courant et amliorer
l'utilisation du bus continu, par exemple lors de linjection dharmonique trois
[Malinowski2001].
On crit alors :

(2-1)
avec 1,2 le signal ZSS pour le ct i.
Le signal ZSS le plus largement utilis pour un systme triphas est calcul comme cidessous [Zhou2002] :
"
#
$
1 max !
t
'
2 min ! " # $
(2-2)
A ce niveau, nous disposons maintenant de 6 rfrences de tension (3 pour chaque ct)

pour seulement 5 bras : une rduction du nombre de rfrences de tension est alors
ncessaire. Jones a propos de raliser cette rduction en ajoutant une composante
homopolaire selon le bras mutualis dans la configuration du convertisseur 5 bras [Jones
2008-1, 2]. Le principe de lajout de cette composante ZSS pour un convertisseur triphas
classique est illustr la Figure 2-3(a). Dans le cas du convertisseur 5 bras, si les bras (,
sont mutualiss ( , , , la tension ) est ajoute aux signaux
, , et
la tension ) est ajoute aux signaux
, , . Par exemple, en supposant que le
bras c (les bras et runis) est mutualis pour un convertisseur 5 bras (Figure
2-1(b)), les rfrences de tension finales sont calcules par :
+ ! # ; - " #
+ ! # ; - " #
(2-3)
. # #
Etant donn que le mme signal est ajout chacune des 3 rfrences de tension de
chaque ct du convertisseur, les tensions composes de rfrence de chaque ct du
convertisseur restent inchanges. Ainsi, 5 tensions de rfrence sont tablies et envoyes
lunit MLI, comme illustr par la Figure 2-3(b). La Figure 2-4 prsente les
chronogrammes tablis lors de la gnration de cinq tensions de rfrence partir de deux
ensembles de rfrences de tensions triphases.
Au niveau du bloc appel MLI, les ordres de commande sont gnrs en comparant les
tensions de rfrence prcdemment tablies avec une porteuse triangulaire frquence
leve. Dans ce cas, on peut montrer que les largeurs d'impulsion / 1 5 pour les
67
interrupteurs haut des bras du convertisseur sont dfinies par :
avec T la priode de la MLI.
1
/ 2
56
2 34#
(2-4)
Figure 2-3 : Gnration des ordres de commande - (a) Principe pour un convertisseur triphas classique, (b)
Principe pour le convertisseur 5 bras lorsque les bras c sont mutualiss.
Figure 2-4 : Exemple de gnration des rfrences de tension pour un convertisseur 5 bras - (a) Deux
ensembles de rfrences de tensions simples triphases, (b) Signaux ZSS, (c) Tensions de rfrence finales
en mode 5 bras.
68

2.2.2
Etude comparative des convertisseurs 5 et 6 bras
Il a t dmontr dans la littrature scientifique que les deux topologies de

convertisseurs 5 bras et 6 bras conventionnels sont toutes deux capables de gnrer des
tensions de rfrence donnes [Bouscayrol2005], [Jones2008-1, 2]. Ainsi, elles peuvent
toutes deux tre utilises comme convertisseurs rversibles AC/DC/AC. Nanmoins, ces
deux topologies prsentent des avantages et des inconvnients qui leurs sont spcifiques.
Dans la publication [Dujic2009], les topologies gnrales de convertisseurs 3n bras et
2n+1 bras sont compares. Il est dmontr que dans la topologie de convertisseur avec
un nombre de composants rduit (topologie 2n+1 bras), une contrainte limite
maximale porte sur les tensions de sortie des ncts du convertisseur. Dans un premier
temps, plaons nous dans le cas dun convertisseur 6 bras conventionnel avec une tension
du bus continu gal 34# . Un tel convertisseur peut produire des tensions triphases
simples sinusodales de valeur maximale note 3. Lindice de modulation M tant
dfini par 23/34# , la valeur maximale de la tension compose est gale :
388 9334# /2
(2-5)
Par consquent, la valeur maximale de lindice de modulation sera gale 2/3 car la
tension compose ne peut pas tre suprieure 34# .
Pour la topologie de convertisseur 5 bras avec bras c mutualis, la valeur maximale
de la tension compose entre les bras < et , < , peut se mettre sous la forme :
3> 3 3> 3# 3# 3 3># 3#
(2-6)
o les indices 1 et 2 dfinissent le ct du convertisseur. Autrement dit, la valeur

maximale de la tension compose 3> est gale la somme maximale de deux tensions
composes 3># et 3# de chaque ct du convertisseur. Donc, pour un convertisseur 5
bras ayant la mme tension aux bornes du bus continu que dans la topologie 6 bras, les
tensions simples maximales 3 et 3 des deux cts du convertisseur doivent
satisfaire 3 3 ? 3.
Concernant la grandeur lectrique courant, le courant nominal traversant les
interrupteurs des deux topologies de convertisseurs sont identiques, sauf pour le bras
mutualis du convertisseur 5 bras. Nanmoins, le courant nominal de ce bras reste
infrieur la somme algbrique des courants nominaux des deux bras qui lui
correspondent en convertisseur 6 bras classique.
Globalement, puissance identique, le dimensionnement des interrupteurs utiliss dans
un convertisseur 5 bras conduit des valeurs suprieures celles dun convertisseur 6
bras. En revanche, le convertisseur 5 bras comporte moins de composants, ce qui
conduit une diminution des cots et une fiabilit plus leve.
Notons galement que dans le cas de ces travaux de recherche portant sur la tolrance
de pannes, il sera ncessaire de surdimensionner lensemble des interrupteurs de la
topologie 5 bras par rapport une topologie classique 6 bras. En effet, nous ne savons
69
pas au niveau de quel bras un ventuel dfaut interviendrait et par voie de consquence,
quel bras serait alors mutualis. Dans ce contexte de tolrance aux dfauts, il est
galement impratif de reconfigurer la mthode de gnration des ordres de commande
aprs dtection de dfaut et reconfiguration du convertisseur. De mme, une
augmentation de la rfrence de tension du bus continu peut tre requise aprs
reconfiguration afin de maintenir la capacit nominale du convertisseur si le
fonctionnement du systme le demande. Cependant, au cours de cette tude, nous avons
utilis une tension du bus continu suffisamment grande en mode sain du convertisseur,
pour rendre possible l'opration souhaite dans le mode cinq bras.
2.3 Contrleur reconfigurable tolrant aux dfauts

Comme mentionn prcdemment, nous avons cibl deux types d'applications pour le
convertisseur 6/5 bras tolrant aux dfauts : lalimentation d'une charge RL triphase,
puis un systme olien bas sur une MADA. Ces deux applications sont parmi les
applications les plus importantes des convertisseurs AC/DC/AC. Comme mentionn au
chapitre prcdent, les systmes oliens bass sur MADA sont majoritairement installs
actuellement. En outre, dans ces systmes, la production dnergie lectrique est
directement lie aux bnfices conomiques qui en dcoulent. Ainsi, scurit, fiabilit et
continuit de service sont des proccupations majeures de ce type dapplication.
Comme nous lavons prcis, un contrleur reconfigurable savre ncessaire pour le
convertisseur 6/5 bras. Bien que le convertisseur fonctionne d'une manire similaire dans
les deux applications cibles, ces deux cas dtudes sont cependant sensiblement
diffrents selon la complexit de leurs systmes, comme cela sera expliqu par la suite.
2.3.1
Alimentation dune charge triphase RL
Dans cette section, le convertisseur 6/5 bras est utilis comme un convertisseur
AC/DC/AC pour lalimentation d'une charge RL triphase quilibre. Pour cette
application, le ct 1 du convertisseur est connect une source triphase AC via un filtre
RL triphas. Le systme est contrl de manire garantir un facteur de puissance
unitaire vu de la source AC, la tension du bus continu tant galement rgule. Vu du ct
2 connect la charge RL, lobjectif est de dlivrer des tensions simples quilibres et
damplitude contrle. Les tensions de sortie de rfrence sont donc des tensions
sinusodales triphases quilibres. Les tensions d'entre de rfrence peuvent tre
calcules partir de mthodes classiques pour redresseurs triphass IGBT, bien connues
et largement publies dans la littrature [Malinowski2001]. Dans cette partie, nous avons
choisi dutiliser le mme mode de commande que celui utilis pour la commande du CCR
au chapitre 1 (Voir section 1.3.3.3). La Figure 2-5 prsente le systme fault tolerant
propos, intgrant un convertisseur 6/5 bras connect entre la source AC et la charge RL.
70
Figure 2-5 : Convertisseur 6/5 bras utilis pour lalimentation d'une charge RL triphase quilibre.
Dans cette partie, nous abordons le contrleur reconfigurable fault tolerant dvelopp
et mis en uvre. La Figure 2-6 prsente le schma de contrle propos. En parallle de la
commande en mode normal, le bloc de dtection de dfaut et compensation surveille le
convertisseur 6/5 bras afin de dtecter ds que possible un ventuel dfaut. Dans cette
tude, la dtection de dfaut est effectue en utilisant la mthode prsente au chapitre 1.
Nanmoins, cette mthode peut encore tre davantage optimise et des optimisations
proposes lors de ces travaux de thse seront dveloppes dans la suite de ce chapitre. En
mode de fonctionnement normal, la MLI 6 bras classique est applique au convertisseur.
Toutefois, suite la dtection dun dfaut, les signaux de commande MLI 5 bras (Figure
2-3(b)), en adquation avec lemplacement du dfaut, seront alors gnrs et appliqus au
convertisseur. Les ordres de commande des interrupteurs du bras dfaillant sont
galement mis 0.
Figure 2-6 : Contrleur reconfigurable pour le convertisseur 6/5 bras sur charge RL.
Bien que la dtection de dfaut soit avantageusement implante sur cible FPGA comme
nous avons pu le justifier au chapitre 1, le contrleur numrique peut tre implant sur
une cible FPGA, un systme dSPACE ou bien encore un microcontrleur. Nous avons
fait ici le choix dimplanter sur une cible FPGA unique lensemble du contrle fault
tolerant, comme dcrit la Figure 2-6. Cette approche prsente notamment lavantage de
rduire considrablement les problmes potentiels d'interfaage.
71
La MLI reconfigurable implante dans le contrle fault tolerant que nous avons
dvelopp peut tre dcrite par le pseudo-code suivant :
2.3.2
Obtention des 6 rfrences de tension 8> , @ABC ABD E, < A E , , et <

1,2
En mode normal (pas de dfaillance) :
o Utilisation des 6 tensions de rfrence 8> dans lunit MLI 6 bras de la
Figure 2-6 pour gnrer les ordres de commande des 12 IGBTs
o Mise 0 des ordres de commande des 3 triacs
Si un dfaut est dtect :
o Recherche de lemplacement du dfaut (bras
A
, , , 1,2)
o Spcifier le bras correspondant :
Triac correspondant : 6
Bras correspondant : bras
HI
o Apporter si ncessaire les modifications adquates au niveau des
rfrences et du contrleur. Ces modifications peuvent tre ncessaires
tant donn que la capacit de gnration de tension du convertisseur en
mode 5 bras est plus faible que celle du convertisseur 6 bras (Voir
section 2.2.1).
o Pour le bras dfaillant :
Mettre les ordres de commande 0.
o Pour tous les autres bras (bras E> A E , , , <1,2 J E> K
) :
8> LMN 8> HI>
o Mettre en conduction le triac 6 .
o Utiliser les cinq nouvelles tensions de rfrence de l'unit MLI 5 bras
pour calculer les ordres de commande des 5 cinq bras non dfaillants
o Transmettre linformation de dfaillance en vue dune future opration
de maintenance.
Systme olien bas sur une MADA
Nous allons maintenant tudier le convertisseur 6/5 bras dans le cas dune application
plus complexe : une chane olienne de conversion de l'nergie base sur une MADA.
Dans cette section, un contrleur reconfigurable est galement propos. La Figure 2-7
prsente le systme olien fault tolerant propos, intgrant le convertisseur 6/5 bras
connect entre le rseau et le rotor de la MADA. Le schma de contrle propos est dcrit
la Figure 2-8.
72
Figure 2-7 : Convertisseur 6/5 bras dans un systme olien bas sur une MADA.
dSPACE
Systme de puissance
FPGA
Gnration des
rfrences de
tensions pour CCM
Gnration des
rfrences de
tensions pour CCR
MLI 6
bras
Tk , Tk
/12
(interrupteurs)
Dtection de
dfaut et
compensation
3
MLI 5
bras
CCM
CCR
/12
/10
Tx
/3
(Triacs)
Vdc, vkom
3
3
Convertisseur 6/5 bras
Signaux mesurs
Variables mesures pour le contrle
Information de dfaut
Figure 2-8 : Contrleur reconfigurable pour convertisseur 6/5 bras dans le cas dune chane olienne avec
MADA.
Dans cette application, le contrle du convertisseur est plus complexe qu la section

prcdente. Les principes de contrle et de fonctionnement du systme olien bas sur
une MADA ont t exposs au chapitre 1. Nous utiliserons ici un systme dSPACE pour
implanter le contrleur. Nanmoins, la partie dtection de dfaut et compensation sera
mise en uvre sur cible FPGA, car la surveillance du systme pour la dtection de dfaut
doit tre trs rapide et effectue en parallle avec les autres tches du systme.
En mode de fonctionnement normal, le bloc de dtection et de compensation de dfaut
impose directement les ordres de commande des interrupteurs issus de la MLI 6 bras aux
convertisseurs CCM et CCR qui constituent le convertisseur 6/5 bras, alors en mode 6
bras. Dans le cas o un dfaut apparait et est identifi au niveau dun des interrupteurs, les
deux ordres de commande des interrupteurs du bras dfaillant sont mis 0
73
immdiatement. En fonction de lemplacement du dfaut, les nouveaux ordres de

commande sont alors tablis par le bloc MLI 5 bras et le triac correspondant est
command la fermeture. Le pseudo-code de la MLI reconfigurable expos la section
prcdente sera donc excut.
2.4 Dtection de dfaut

Pour la dtection de dfaut, la mme approche que celle expose au chapitre 1, section
1.4 peut tre utilise. Cette mthode est brivement reprise ici; davantage de dtails sont
disponibles au chapitre 1. La Figure 2-9 illustre le schma de principe de la dtection de
dfaut. Le dfaut est dtect sur la base de la diffrence entre les tensions de ples
mesures et estimes, respectivement notes 3)O,P et 3)O,M .
Les tensions estimes sont calcules partir des ordres de commande et de la tension
du bus continu. Lordre de commande de l'interrupteur haut du bras k est not 6) (Voir
Figure 2-1). 6) 0 signifie que linterrupteur est command louverture et 6) 1
signifie que le que linterrupteur est command la fermeture.
Figure 2-9 : Dtection de dfaut.
Bien que cette mthode soit rapide et efficace, comme nous avons pu le dmontrer
exprimentalement au chapitre 1, elle requiert la mise en uvre de 6 capteurs de tension
supplmentaires pour cette topologie de convertisseur 6/5 bras. Il sera dmontr dans la
suite que ce nombre additionnel de capteurs peut tre rduit.
2.5 Optimisations de la mthode de dtection de dfaut

Lobjectif de cette section est de rduire le nombre de capteurs de tension ncessaires
la dtection de dfaut. Dans un premier temps, deux optimisations sont proposes : elles
sont abordes de manire gnrale, dans le cas dun convertisseur triphas 3 bras et
seront donc applicables aux 2 topologies fault tolerant de convertisseurs 6/5 bras
(Figure 2-1) et 6 bras avec redondance (Figure 1-1), tudies dans ce mmoire. Ensuite,
une troisime optimisation est galement propose dans le cas particulier du convertisseur
6/5 bras (Voir Figure 2-1). Elle permet de rduire 3 le nombre de capteurs de tension
ncessaires la dtection de dfaut.
74

2.5.1
Rduction du nombre de capteurs de tension base sur la mesure des tensions

composes
Afin de rduire le nombre additionnel de capteurs de tension ncessaires la dtection

de dfaut, nous proposons de comparer les tensions composes mesures et estimes, au
lieu de comparer les tensions de ples. Cette mthode aborde de manire gnrale dans
le cas dun convertisseur triphas 3 bras, sera donc applicable aux deux topologies de
convertisseurs 6/5 bras et 6 bras avec redondance. Les capteurs de tension sont alors
placs entre phases. Seuls 2 capteurs de tension sont mis en uvre pour un convertisseur
triphas, au lieu de 3 prcdemment. La Figure 2-10 illustre le positionnement de ces
capteurs de tension dans le cas du convertisseur triphas du ct 1 de la topologie fault
tolerant de la Figure 2-1.
Va1b1m
Vb1c1m
f2
f3
f1
S2
S1
D2
S3
a1
b1
c1
S4
S5
f4
S6
f5
f6
Figure 2-10 : Rduction du nombre de capteurs de tension dans le cas du convertisseur du ct 1 de la

topologie fault tolerant Figure 2-1.
Nous proposons dans les sections qui suivent 2 mthodes de dtection permettant la
rduction du nombre de capteurs de tension pour un convertisseur triphas. La premire
est plus simple quant sa mise en uvre pratique, mais ses performances temporelles
peuvent tre rduites dans certains cas. Nous la nommerons Mthode 1. La deuxime
est lgrement plus complexe mettre en uvre, mais elle est plus rapide et plus fiable.
Elle sera nomme Mthode 2.
2.5.1.1 Mthode 1 pour la dtection de dfaut
La Mthode 1 est illustre par la Figure 2-11. Dans cette mthode, les trois blocs de
Dtection de Dfaut (nomms RR!" , RR"# et RR#! ) sont utiliss pour la dtection des
erreurs au niveau des tensions composes, suite un dfaut dans l'un des interrupteurs. Le
principe de la dtection de dfaut est identique pour chaque bloc; il est prsent la
Figure 2-12. Ce principe gnral reste identique celui dcrit la Figure 2-9. Lorsque
l'un des interrupteurs du convertisseur est dfaillant, les tensions composes mesures et
estimes sont diffrentes et le dfaut peut alors tre dtect. Les tensions composes
75
estimes sont calcules partir des ordres de commande des interrupteurs et de la tension
du bus continu :
3>M 6 6> $34# , < , ,
(2-7)
Deux des tensions composes sont mesures par les capteurs (Figure 2-10) et la
troisime (3ST,#!8# ) est calcule partir des 2 mesures :
3#!#!8# 3"#P 3!"P
(2-8)
Un dfaut peut tre dtect en observant la diffrence entre les tensions composes
mesures ou calcule et les tensions estimes partir des ordres de commande.
Vdc
Ta1, Tb1
Va1b1m
DDab
Vdc
Tb1, Tc1
Vb1c1m
DDbc
Vdc
Tc1, Ta1
Vc1a1calc
DDca
Dab
Dbc
Dtection de
dfaut
Identification
du dfaut
Emplacement
du dfaut
Dca
Figure 2-11 : Mthode 1 pour la dtection de dfaut dun convertisseur triphas.
Figure 2-12 : Principe de la dtection de dfaut dans chaque bloc RR> A , < 1,2,3
Les sorties des trois blocs Dtection de Dfaut sont transmises au bloc Identification
du dfaut qui a pour rle de localiser le dfaut. La machine d'tat mise en uvre dans ce
bloc est reprsente la Figure 2-13. Lapparition dun dfaut affecte deux des 3 tensions
composes, entre le bras dfaillant et les deux autres bras sains. Par consquent, aprs
apparition dun dfaut, ce dernier est dtect par deux des trois blocs Dtection de
Dfaut. Ce sont alors ces deux sorties qui sont utilises pour localiser le dfaut grce la
machine dtat de la Figure 2-13.
76
Figure 2-13 : Machine dtat du bloc Identification du dfaut.
Dans cette mthode, il faut cependant mentionner que la dtection de dfaut dun
interrupteur dun des 3 bras peut tre perturbe et retarde en raison d'une commutation
ayant lieu au niveau de l'un des autres bras. Par exemple, considrons la Figure 2-10 et
supposons que U devienne dfaillant alors que le courant de la phase passe par la
diode R . Supposons galement que UV tait alors ferm. La sortie du compteur temporel
interne au bloc RR!" commence alors croitre ds lapparition du dfaut. Cependant, si
la commande du bras change avant que le dfaut nait t dtect, l'erreur entre les
valeurs mesure et estime de 3TW sera momentanment proche de zro et la sortie du
compteur temporel sera remise zro. Mme si la probabilit de cette situation n'est pas
trs leve, la commutation ayant lieu au niveau du bras augmente le temps de
dtection, jusqu le doubler dans le cas le plus dfavorable. Nanmoins, il faut noter que
le dfaut reste dtectable ; seule sa dtection est plus lente, comparativement la mthode
mettant en uvre trois capteurs de tension (Voir section 1.4, chapitre 1).
Afin damliorer les performances de la mthode 1 dans de telles situations, nous
proposons de rendre cette mthode robuste aux commutations des interrupteurs et donc de
rduire autant que possible le temps de dtection du dfaut. Cette variante optimise de la
mthode 1, nomme mthode 2, est dcrite la section suivante.
2.5.1.2 Mthode 2 robuste vis--vis des commutations des interrupteurs
Le schma de principe de la mthode 2 est prsent la Figure 2-14. Elle est galement
base sur 2 blocs : dtection de dfaut et Identification du dfaut. Comme
prcdemment, le premier bloc permet de dtecter loccurrence dun dfaut et le second
localise alors ce dfaut.
77
Figure 2-14 : Schma de principe de la mthode 2.
Les tensions composes mesures et calcules ainsi que les ordres de commande et la
tension du bus continu sont fournis l'unit Dtection de dfaut. Le principe de ce bloc
est illustr par la Figure 2-15. Les tensions estimes sont compares avec les valeurs
correspondantes mesures ou calcules. Sil y a une erreur suffisamment grande pour au
moins deux des trois tensions composes (seuil derreur h), le compteur temporel est
activ, sinon ce compteur reste zro ou est rinitialis. Si la sortie de ce compteur
temporel est suprieure au seuil X, le signal dfaut est activ. Il est important de noter
que dans ce cas, contrairement au cas de la mthode 1 (Figures 2-11 et 2-13), une
commutation dans un bras sain ne peut pas interrompre le processus de dtection de
dfaut car la sortie du bloc de sommation de la Figure 2-15 reste gale 2, mme aprs
une commutation.
Une fois le dfaut dtect, il est galement ncessaire de le localiser. Le principe du
bloc Identification du dfaut est dcrit la Figure 2-16. Son principe est bas sur le fait
quaprs un dfaut, la tension compose entre les deux bras sains a le minimum dcarts
par rapport aux rfrences. Par exemple, quand un dfaut est dtect et que le signal
YCCJBC#! (voir la Figure 2-15) a t le moins affect sur les N dernires priodes (par
rapport aux signaux YCCJBC!" et YCCJBC"# ), il peut tre conclu que les deux bras et
sont sains, et donc que le dfaut est localis au niveau du bras .
Figure 2-15 : Principe du bloc Dtection de dfaut.
78
Dfaut=1&
actbc< actab, actca
dfaut
Dfaut
dans le
bras a1
Dfaut=0
erreurab
erreurbc
Activit dans N derniers priodes
actab
Sain
Dfaut
dans le
bras b1
actbc
Dfaut=1&
actab< actbc, actca
erreurca
Dfaut=1&
actca< actab, actbc
actca
Dfaut
dans le
bras c1
Figure 2-16 : Principe du bloc Identification du dfaut.
2.5.2
Rduction du nombre de capteurs de tension dans le cas spcifique du

convertisseur 6/5 bras
Afin de rduire davantage encore le nombre de capteurs de tension ncessaires la

dtection de dfaut dans le cas spcifique du convertisseur 6/5 bras de la Figure 2-1, nous
proposons dutiliser seulement 3 capteurs de tension, au lieu de 4 si lon a recours la
mthode dcrite la section prcdente. Cette mthode sera nomme Mthode 3. Les 3
capteurs mesurent les tensions composes entre les points milieux des bras
et

, , . La Figure 2-17 illustre le placement de ces 3 capteurs. Ce choix de
l'emplacement des capteurs sera justifi plus tard. Le nouveau schma de principe de la
dtection de dfaut est prsent la Figure 2-18. Son principe gnral reste identique
celui dcrit la Figure 2-9. Lorsque l'un des interrupteurs du convertisseur est dfaillant,
les tensions composes mesures et estimes sont diffrentes et le dfaut peut alors tre
dtect. Les tensions composes estimes sont calcules partir des ordres de commande
des interrupteurs et de la tension du bus continu :
3!!M 6! 6! 34#

3""M 6" 6" 34#
3##M 6# 6# 34#
79
(2-9)
(2-10)
(2-11)
Figure 2-17 : Mthode 3 - Positionnement des 3 capteurs de tension dans le cas du convertisseur 6/5 bras
fault tolerant.
Figure 2-18 : Mthode 3 - Principe de la dtection de dfaut dans le cas du convertisseur 6/5 bras fault
tolerant.
Dans ce cas, il faut cependant mentionner que contrairement la mthode prsente la

section 1.4 du chapitre 1, il n'est pas possible de dtecter l'emplacement exact du dfaut.
En effet, un dfaut dans le bras
ou
conduira au mme rsultat en sortie du bloc de
dtection de dfaut (signal Z de la Figure 2-18). Cependant, l'impossibilit de dtecter
l'emplacement du dfaut n'est pas pnalisant. En effet, suite la dtection du dfaut, les
bras
et
constitueront le bras commun du convertisseur 6/5 bras reconfigur en
topologie 5 bras, aprs mise en conduction du triac 6 reliant ces 2 bras. Ainsi, la
localisation exacte de l'interrupteur dfaillant n'est pas ncessaire.
2.6 Validation du convertisseur 6/5 bras fault tolerant

Lobjectif de cette section est de valider la topologie de convertisseur 6/5 bras propose
dans ce chapitre. Pour mener bien cette validation, notre dmarche est base sur le flot
de prototypage et dimplantation du contrle fault tolerant, dtaill la section 1.5.3 du
80
chapitre 1. Comme annonc prcdemment, la validation de ce convertisseur sera ralise

pour deux applications : dabord lalimentation d'une charge RL triphase, puis un
systme olien de conversion de lnergie bas sur une MADA. Dans un premier temps,
les paramtres des systmes tudis seront spcifis. Ensuite, les rsultats de
modlisation/simulation, puis les rsultats du prototypage FPGA in the Loop seront
prsents. Enfin, les bancs de test raliss lors de cette thse seront exposs et les rsultats
exprimentaux prsents et comments.
2.6.1
Paramtres des systmes tudis
Les diffrents paramtres du systme assurant lalimentation d'une charge RL triphase

par le convertisseur 6/5 bras sont consigns dans le Tableau 2-1.
Tableau 2-1 : Paramtres du systme assurant lalimentation d'une charge RL triphase par le convertisseur
6/5 bras.
Impdance de la charge
[8 5,5 ,
]8 9 _
[` 0,4 ,
]` 3 _
Filtre
Bus continu
b 2200 d,
34# 300 3
Frquence de commutation des semi-conducteurs IGBT
Z 8 (fg
Paramtres de la dtection de dfaut
X 30 , h 10
Quant au second systme tudi, le systme olien de conversion de lnergie bas une
MADA, ses paramtres sont identiques ceux prciss au chapitre 1 (voir Tableau 1-3).
2.6.2
2.6.2.1 Cas de lalimentation dune charge RL
Nous prsentons maintenant les rsultats de simulation obtenus dans le cas de

lalimentation dune charge RL triphase. Ils ont t obtenus aprs modlisation dans
lenvironnement Matlab. Comme justifi prcdemment la section 1.4.1, seul un dfaut
de type circuit ouvert sera tudi. Le dfaut de type circuit ouvert a t gnr au
niveau de linterrupteur UH linstant t = 0,5 s. En ce qui concerne la dtection du dfaut,
la mthode utilise au chapitre 1, rappele brivement en introduction de la section 2.4
(Voir la Figure 2-9), est utilise dans un premier temps. Ensuite, les rsultats obtenus
pour les trois mthodes optimises proposes la section 2.5 seront prsents. La Figure
2-19 illustre le signal de commande appliqu linterrupteur UHj , rendu dfaillant pour
gnrer le dfaut, ainsi que la sortie du compteur temporel de la dtection de dfaut. On
peut dj noter que le dfaut est effectivement dtect dans un dlai de 30 s, comme
prvu au niveau du choix du paramtre N de la dtection de dfaut.
81
0.5
0
0.499
0.4992
0.4994
0.4996
0.4998
0.5
0.5002
0.5004
0.5006
0.5008
0.501
40
Dtection de dfaut
30
20
10
0
-10
0.499
0.4992
0.4994
0.4996
0.4998
0.5
0.5002
0.5004
0.5006
0.5008
0.501
t (s)
Figure 2-19 : Ordres de commande appliqus UHj et sortie du compteur temporel de la dtection de dfaut
pour un dfaut gnr sur UHj t=0,5 s.
La Figure 2-20 reprsente les courants dentre du systme, vus du ct de la source

AC, avant et aprs dtection et compensation du dfaut. La Figure 2-21 prsente ensuite
les courants traversant la charge RL. Le dfaut ayant t gnr du ct de la charge RL,
on peut visualiser la Figure 2-21 un faible effet, ponctuel et limit, au niveau du courant
de la phase affecte par le dfaut. Le chronogramme de la tension aux bornes du bus
continu est trac la Figure 2-22. Le courant traversant le triac 6# est quant lui trac la
Figure 2-23. Ce triac conduit effectivement le courant de la phase rendue dfaillante,
aprs dtection du dfaut et reconfiguration.
10
5
0
-5
-10
0.48
0.485
0.49
0.495
0.5
0.505
0.51
0.515
0.52
Figure 2-20 : Courants dentre ct source AC avant et aprs dtection de la dfaillance de UH t=0,5 s et
reconfiguration du convertisseur 6/5 bras.
82
Courants travers la
charge RL (A)
10
5
0
-5
-10
0.48
0.485
0.49
0.495
0.5
0.505
0.51
0.515
0.52
Figure 2-21 : Courants traversant la charge RL lors de la dfaillance de UH t=0,5 s.

310
305
300
295
290
0.2
0.3
0.4
0.5
0.6
0.7
0.8
Figure 2-22 : Tension aux bornes du bus continu lors de la dfaillance de UH t=0,5 s.
10
5
0
-5
-10
0.48
0.485
0.49
0.495
0.5
0.505
0.51
0.515
0.52
Figure 2-23 : Courant travers le triac 6# et courant # de la phase rendue dfaillante lors de la dfaillance
de UH t=0,5 s.
Les rsultats de simulation prsents dmontrent que la topologie de convertisseur 6/5

bras associe au contrleur fault tolerant propos permet effectivement de garantir la
continuit de service du systme lors de la dfaillance dun de ses interrupteurs. A
lexception dun impact mineur sur la forme donde du courant de la phase directement
affecte par le dfaut, d au temps de dtection de dfaut, on peut constater quaucune
dformation notable napparait sur les formes dondes. Ceci est naturellement obtenu
grce au faible temps de dtection qui pourra tre atteint exprimentalement par la mise
en uvre de la dtection de dfaut sur FPGA, logique cble.
83

2.6.2.2 Cas du systme olien bas sur une MADA
Sortie du compteur temporel

de la dtection de dfaut
Les Figures 2-24 2-28 prsentent les rsultats de simulation pour le systme olien
bas sur une MADA, intgrant le convertisseur 6/5 bras. Un dfaut de type circuit
ouvert a t gnr au niveau de UH (ct CCM) linstant t = 2,5 s. La sortie du
compteur temporel de la dtection de dfaut est trace la Figure 2-24. Ici encore, on
note que le dfaut a t immdiatement dtect. Les chronogrammes des courants cts
CCM et du CCR sont respectivement tracs sur les Figures 2-25 et 2-26. La tension du
bus continu ainsi que les puissances active et ractive statoriques sont respectivement
traces sur les Figures 2-27 et 2-28. La rfrence de puissance ractive statorique est
dabord fixe 0 MVAr, puis deux chelons lui sont appliqus.
40
30
20
10
0
-10
2.499
2.4992
2.4994
2.4996
2.4998
2.5
2.5002
2.5004
2.5006
2.5008
2.501
Figure 2-24 : Sortie du compteur temporel de la dtection de dfaut pour un dfaut gnr sur UHj t=2,5 s.
4000
2000
0
-2000
-4000
2.46
2.47
2.48
2.49
2.5
2.51
2.52
2.53
2.54
Figure 2-25 : Courants rotoriques de MADA lors de la dfaillance de UH t=2,5 s.
Courants de phase ct
CCR (A)
1000
500
0
-500
-1000
2.46
2.47
2.48
2.49
2.5
2.51
2.52
2.53
Figure 2-26 : Courants de phase ct CCR lors de la dfaillance de UH t=2,5 s.
84
2.54
1650
1600
1550
1500
1450
1400
2
2.1
2.2
2.3
2.4
2.5
2.6
2.7
2.8
2.9
Figure 2-27 : Tension aux bornes du bus continu lors de la dfaillance de UH t=2,5 s.
6
x 10
2
1
0
-1
-2
-3
2
2.1
2.2
2.3
2.4
2.5
2.6
2.7
2.8
2.9
Figure 2-28 : Puissances active et ractive statoriques lors de la dfaillance de UH t=2,5 s.
Dans ce cas plus complexe dun systme olien bas sur une MADA, la topologie de
convertisseur 6/5 bras, associe au contrleur fault tolerant, permet de garantir la
continuit de service du systme lors de la dfaillance dun de ses interrupteurs.
De plus, comme le montre la Figure 2-28 lors des chelons appliqus la consigne de
puissance ractive statorique, la MADA est toujours correctement contrle lors quelle
est alimente par le convertisseur 6/5 bras, reconfigur en topologie 5 bras.
2.6.2.3 Rsultats de simulation pour les mthodes optimises de dtection de dfaut
Dans cette section, nous prsentons les rsultats obtenus par simulation pour les
optimisations proposes la section 2.5 et portant sur la mthode de dtection de dfaut.
Dabord, des simulations sont effectues pour valider les Mthodes 1 et 2 dcrites la
section 2.5.1. Ensuite, les rsultats de simulation pour la mthode 3, spcifique au cas
du convertisseur 6/5 bras, seront prsents. Les simulations sont ralises dans le cas de
lalimentation dune charge RL triphase par le convertisseur 6/5 bras (voir Figure 2-5),
avec les paramtres du Tableau 2-1.
2.6.2.3.1 Rsultats de simulation pour les mthodes 1 et 2
Dans cette section, nous prsentons les rsultats obtenus par simulation pour
loptimisation de la dtection de dfaut ayant conduit aux mthodes 1 et 2. Un dfaut de
type circuit ouvert est gnr au niveau de linterrupteur U linstant t = 0,072s. Dans
un premier temps, l'efficacit de cette mthode est dmontre, puis le processus de
85
dtection de dfaut est analys et explicit. La Figure 2-29 prsente les courants ct
charge RL, aprs dtection du dfaut par la mthode 2 suivie de la reconfiguration du
convertisseur en 5 bras. La mthode 1 conduit des rsultats similaires. Dans ce cas, en
utilisant indiffremment lune de ces deux mthodes de dtection, le dfaut a t
immdiatement dtect et les courants ne sont pas affects par le dfaut.
Courants travers la
charge RL (A)
20
10
0
-10
-20
0.05
0.055
0.06
0.065
0.07
0.075
0.08
0.085
0.09
0.095
0.1
Figure 2-29 : Courants traversant la charge RL lors de la dfaillance de U t=0,072s.
La Figure 2-30 est ddie la comparaison de la dtection de ce mme dfaut circuit

ouvert de linterrupteur U linstant t = 0,072s, lors de la mise en uvre de la mthode
1 et de la mthode 2. Comme prvu, dans le cas de la mthode 1, les compteurs
temporels des blocs RR!" et RR"# fonctionnent correctement alors que le compteur
temporel de RR!# nest pas incrment car la tension 3#!,#!8# nest pas affecte par le
dfaut de U . Pour un dfaut intervenant linstant t = 0,072s, la mthode 1 et la
mthode 2 conduisent des rsultats similaires.
40
30
20
10
0
0.0719
0.072
0.0721
0.0722
0.072
0.0721
0.0722
40
30
20
10
0
0.0719
Figure 2-30 : Comparaison des performances des mthodes 1 et 2 lors de la dfaillance de U t=0,072s.
Cependant, si lon considre un dfaut circuit ouvert survenant au niveau de

linterrupteur U linstant t = 0,0723s, la commutation des interrupteurs dun bras sain
86
interfre avec la dtection de dfaut. Dans ce cas, la mthode 1 et la mthode 2 ne

conduisent plus des rsultats similaires, comme cela tait le cas la Figure 2-30. Les
rsultats obtenus dans ce cas de figure sont prsents la Figure 2-31. On peut constater
que les commutations dans les bras et ont respectivement entran une remise zro
des compteurs temporels en sorties des blocs RR!" et RR"# . Ainsi, le temps de dtection
est augment de prs de 170%. En revanche, la mthode 2, robuste envers les
commutations, nest pas affecte et on peut vrifier que la dtection du dfaut est ralise
aussi rapidement que dans le cas de lexemple prcdent, le dfaut survenant alors
linstant t=0,072s. De plus, on peut noter sur la Figure 2-31 quau moment de la dtection
de dfaut, le signal #! a la plus petite valeur parmi les trois signaux act traduisant
lactivit des compteurs. Daprs la Figure 2-16, cest ce constat qui a permis de localiser
le dfaut au niveau du bras .
1
0.8
Tb1
Ta1
0.6
Tc1
0.4
0.2
0
0.0719
40
0.072
0.0721
Compteur temporel du bloc DDab

30
0.0722
Compteur temporel
du bloc DDbc
Apparition du dfaut
20
10
Compteur temporel
du bloc DDca
0
0.0719
dtection du dfaut
0.072
0.0721
0.0722
40
30
compteur temporelmthode 2
20
Apparition du dfaut
dtection du dfaut
10
0
0.0719
0.072
0.0721
0.0722
40
actbc
30
actab
20
10
0
0.0719
actca
0.072
0.0721
0.0722
t (s)
Figure 2-31 : Comparaison des performances des mthodes 1 et 2 lors de la dfaillance de U t=0,0723s.
87
Ces rsultats montrent que la mthode 2 propose est robuste et rapide, tout en
minimisant de manire non ngligeable le nombre des capteurs de tension ncessaires la
dtection de dfaut. En effet, seuls 4 capteurs de tension sont ncessaires au lieu de 6 pour
la mthode prsente au chapitre 1.
2.6.2.3.2 Rsultats de simulation pour la mthode 3
Sortie du compteur
temporel de la dtection
de dfaut
La Figure 2-32 illustre le rsultat de la dtection du dfaut par la mthode 3 (dfaut

circuit ouvert gnr au niveau de UHj t=0,5 s). Cette mthode conduit au mme rsultat
que celui obtenu avec la mthode initialement employe (rsultat identique celui de la
Figure 2-19). Le dfaut a t dtect immdiatement aprs son apparition (dlai de 30 s,
comme prvu dans lalgorithme). La Figure 2-33 prsente les courants travers la charge
RL, avant et aprs dtection du dfaut et la reconfiguration du convertisseur en 5 bras.
Les chronogrammes de ces courants sont galement similaires ceux de la Figure 2-21.
Ainsi, on peut vrifier que loptimisation propose est efficace. Elle garantit les mmes
performances que la mthode de dtection de dfaut initialement employe tout en
minimisant le nombre des capteurs de tension.
40
30
20
10
0
-10
0.499
0.4992
0.4994
0.4996
0.4998
0.5
0.5002
0.5004
0.5006
0.5008
0.501
Figure 2-32 : Mthode 3 - Sortie du compteur temporel de la dtection de dfaut pour un dfaut gnr au
niveau de UHj t=0,5 s.
Courants travers la
charge RL (A)
10
5
0
-5
-10
0.48
0.485
0.49
0.495
0.5
0.505
0.51
0.515
0.52
Figure 2-33 : Mthode 3 - Courants traversant la charge RL lors de la dfaillance de UH t=0,5 s.
Ayant valid nos tudes par simulation, nous allons maintenant prsenter les rsultats
par prototypage FPGA in the Loop.
88

2.6.3
Rsultats du prototypage FPGA in the Loop
Le prototypage FPGA in the Loop est maintenant prsent et les rsultats obtenus
comments. Ici encore, ltude sera mene pour les deux applications suivantes : dabord
lalimentation d'une charge RL triphase, puis un systme olien de conversion de
lnergie bas une MADA. Toutefois, l'objet principal de ce chapitre tant l'tude du
convertisseur 6/5 bras et du contrleur reconfigurable, les tests FPGA in the Loop sont
effectus pour ces deux applications avec la mthode de dtection du chapitre 1. Afin de
ne pas alourdir ce chapitre, nous ne prsenterons pas dans cette section les rsultats
FPGA in the Loop pour les optimisations proposes concernant le nombre de capteurs
de tension. Nanmoins, ces mthodes optimises de dtection feront sparment lobjet
de validations exprimentales, prsentes ultrieurement la section 2.6.4.3.
2.6.3.1 Cas de lalimentation dune charge RL
Les rsultats FPGA in the Loop sont reprsents sur les Figures 2-34 2-38, dans le
cas dun dfaut de type circuit ouvert de UH linstant t = 0,5 s. Ils sont totalement
identiques et conformes aux rsultats obtenus par simulation la section 2.6.2.1, avec
cette fois le contrleur fault tolerant physiquement implant sur cible FPGA. Ici encore,
la topologie de convertisseur 6/5 bras associe au contrleur fault tolerant propos
permet effectivement de garantir la continuit de service du systme lors de la dfaillance
dun de ses interrupteurs.
40
30
20
10
0
-10
0.499
0.4992
0.4994
0.4996
0.4998
0.4992
0.4994
0.4996
0.4998
0.5
0.5002
0.5004
0.5006
0.5008
0.501
0.5
0.5002
0.5004
0.5006
0.5008
0.501
0.5
0
0.499
t (s)
Figure 2-34 : Rsultats du prototypage FPGA in the Loop lors de la dfaillance de UH t=0,5 s De haut
en bas : Sortie du compteur temporel de la dtection de dfaut et ordres de commande appliqus UH .
89
Courants d'entre ct
source AC (A)
10
5
0
-5
-10
0.48
0.485
0.49
0.495
0.5
0.505
0.51
0.515
0.52
Figure 2-35 : Rsultats du prototypage FPGA in the Loop lors de la dfaillance de UH t=0,5 s : courants
dentre ct source AC.
10
5
0
-5
-10
0.48
0.485
0.49
0.495
0.5
0.505
0.51
0.515
0.52
Tension aux bornes du

bus continu (V)
Figure 2-36 : Rsultats du prototypage FPGA in the Loop lors de la dfaillance de UH t=0,5 s : courants
travers la charge RL.
310
305
300
295
290
0.4
0.42
0.44
0.46
0.48
0.5
0.52
0.54
0.56
0.58
0.6
t (s)
Courant travers le triac Tc

et courant de la phase
rendue dfaillante (A)
Figure 2-37 : Rsultats du prototypage FPGA in the Loop lors de la dfaillance de UH t=0,5 s : tension
aux bornes du bus continu.
10
ic2
5
0
-5
-10
0.48
iTc
0.485
0.49
0.495
0.5
0.505
0.51
0.515
0.52
t (s)
Figure 2-38 : Rsultats du prototypage FPGA in the Loop lors de la dfaillance de UH t=0,5 s : courant
travers le triac 6# et courant travers la phase dfaillante.
90

2.6.3.2 Cas du systme olien bas sur une MADA
Dans cette section, les tests FPGA in the Loop sont effectus pour le systme olien
bas sur une MADA, intgrant le convertisseur 6/5 bras. Un dfaut de type circuit
ouvert de UH (ct CCM) a t gnr linstant t = 2,5 s. Les rsultats obtenus sont
prsents sur les Figures 2-39 2-43. Ils sont totalement identiques et conformes aux
rsultats obtenus par simulation la section 2.6.2.2 pour le contrleur fault tolerant
physiquement implant sur cible FPGA. Cette tape valide galement limplantation
numrique du contrleur fault tolerant avant de lintgrer sur le banc de test
exprimental.
40
30
Dtection du dfaut
20
10
0
-10
2.499
2.4992
2.4994
2.4996
2.4998
2.5
2.5002
2.5004
2.5006
2.5008
2.501
t (s)
Figure 2-39 : Rsultats du prototypage FPGA in the Loop lors de la dfaillance de UH t=2,5 s : Sortie du
compteur temporel de la dtection de dfaut.
4000
2000
0
-2000
-4000
2.46
2.47
2.48
2.49
2.5
2.51
2.52
2.53
2.54
Figure 2-40 : Rsultats du prototypage FPGA in the Loop lors de la dfaillance de UH t=2,5 s : Courants
rotoriques de MADA.
1000
500
0
-500
-1000
2.46
2.47
2.48
2.49
2.5
2.51
2.52
2.53
2.54
Figure 2-41 : Rsultats du prototypage FPGA in the Loop lors de la dfaillance de UH t=2,5 s : Courants
de phase ct CCR.
91
1650
1600
1550
1500
1450
1400
2
2.1
2.2
2.3
2.4
2.5
2.6
2.7
2.8
2.9
Figure 2-42 : Rsultats du prototypage FPGA in the Loop lors de la dfaillance de UH t=2,5 s : Tension
aux bornes du bus continu.
6
x 10
1
-1
-2
2
2.1
2.2
2.3
2.4
2.5
2.6
2.7
2.8
2.9
Figure 2-43 : Rsultats du prototypage FPGA in the Loop lors de la dfaillance de UH t=2,5 s :
Puissances active et ractive statoriques.
2.6.4
Rsultats Exprimentaux sur bancs de tests
Aprs les validations par modlisation/simulation et par exprimentation FPGA in the

Loop, on peut maintenant envisager les tests entirement exprimentaux. Deux bancs
exprimentaux ont t mis en uvre pour valider le convertisseur 6/5 bras dans les deux
cas dapplications proposs. Dans cette section, les deux bancs sont prsents ainsi que
les rsultats exprimentaux obtenus. Les mthodes optimises de dtection de dfaut sont
galement valides exprimentalement.
2.6.4.1 Banc de test et rsultats exprimentaux dans le cas de lalimentation dune

charge RL
Une photographie du banc dessai est prsente la Figure 2-44. Ce banc comporte
deux convertisseurs trois bras classiques IGBTs, les triacs ncessaires la
reconfiguration du convertisseur, une charge RL triphase, une source triphase ainsi
quun filtre RL. Les convertisseurs sont raliss partir de modules IGBT rfrencs
SKM50GB123D et commercialiss par la socit SEMIKRON. Ces IGBTs sont pilots
par des drivers SKHI 22A de la socit SEMIKRON. Le bus continu est ralis par deux
condensateurs connects en srie, dune capacit unitaire de 2200F. Le filtre RL est
92
constitu dune inductance de 3 mH et dune rsistance de 0,4 .

Le contrle fault tolerant du systme et la dtection de dfaut sont tous deux
implants sur une unique cible FPGA de la famille ALTERA. Nous utilisons ici la mme
carte de dveloppement que celle dcrite au chapitre 1, intgrant un composant FPGA de
la famille Stratix. Un dfaut de type circuit ouvert est gnr au niveau de
linterrupteur Uk en mettant zro lordre de commande de cet interrupteur.
Figure 2-44 : Cas de lalimentation dune charge RL triphase par le convertisseur 6/5 bras fault tolerant :
Photographie du banc de test.
Avant et aprs l'apparition du dfaut, on peut visualiser sur la Figure 2-45(a) le courant
de la phase dfaillante ct charge RL et celui de la phase du ct de la source AC.
Malgr lapparition du dfaut de Uk ct charge, les courants de source et de charge ne
sont pas affects. Une vue dtaille des formes dondes des principaux signaux lis la
dtection de dfaut est prsente la Figure 2-45(b). Il est important de prciser ici que le
dfaut intervient alors que le courant # de la phase connecte au bras dfaillant est
ngatif. On peut constater que le dfaut de Uk a t dtect trs rapidement, en 30 s.
Ceci est conforme lalgorithme implant car Uk est dfaillant (circuit ouvert) alors quil
devrait conduire # l 0. On observe galement des pics de faibles amplitudes au
niveau de la sortie du compteur du bloc de dtection de dfaut ; ces pics sont dus aux
retards dans la boucle de contrle (contrleur, convertisseurs statiques, capteurs,
convertisseurs A/N, ). Un choix adapt de la valeur du paramtre N du bloc de
dtection de dfaut permet de ne pas interprter tort ces pics comme des dfaillances ; il
93
garantit ainsi la robustesse de la mthode de dtection de dfaut, exprimentalement

valide par ces essais. La tension aux bornes du bus continu est galement trace la
Figure 2-45(b) ; on peut vrifier quelle reste correctement rgule, aprs reconfiguration
du convertisseur.
Si # m 0 au moment de lapparition du dfaut de Uk , le courant passe par Rk alors
que Uk devient dfaillant ; ainsi le convertisseur fonctionne normalement. Dans ce cas, le
dfaut ne peut pas tre aussitt dtect, comme cela peut tre visualis la Figure 2-46(a)
qui illustre ce cas de figure. Ainsi, le dfaut ne pourra tre dtect qu partir du passage
zro du courant de la phase dfaillante, comme illustr la Figure 2-46(b).
Figure 2-45 : Rsultats exprimentaux : Dfaillance de type circuit ouvert de linterrupteur Uk

(a) : De haut en bas: courant # travers la phase dfaillante (5 A/div), signal dfaut, courant ! du ct
source (10 A/div)- Echelle de temps: 10ms/div ;
(b) Vue zoome de la dtection de dfaut - De haut en bas: signal dfaut, tension aux bornes du bus
continu (50 V/div), dtection de dfaut, compteur temporel de la dtection de dfaut- Echelle de temps:
100s/div.
Figure 2-46 : Rsultats exprimentaux : Dfaillance de type circuit ouvert de linterrupteur Uk alors que le
courant de phase # traverse la diode Rk monte en antiparallle sur Uk
(a) : De haut en bas: signal dfaut, dtection de dfaut, compteur temporel de la dtection de dfaut,
courant # de la phase dfaillante (5 A/div) - Echelle de temps: 5ms/div.
(b) : De haut en bas: courant de la phase dfaillant (5 A/div), signal dfaut, courant de la phase 1 ct
source AC (10 A/div) - Echelle de temps: 10ms/div .
Les rsultats exprimentaux sont conformes aux rsultats de simulation (Figures 2-19
2-23) et de prototypage FPGA in the Loop (Figures 2-34 2-38). Nous avons ainsi pu
94
valider exprimentalement que pour les deux cas tudis, le convertisseur 6/5 bras assure
effectivement la continuit de service recherche. Ces rsultats valident galement les
performances temps rel et la robustesse de lalgorithme de dtection de dfaut et du
contrle reconfigurable propos. De plus, nous avons galement pu valider
exprimentalement quun seul FPGA peut intgrer avec efficacit le contrle fault
tolerant ainsi que la dtection de dfaut.
2.6.4.2 Banc de test et rsultats exprimentaux dans le cas du systme olien bas sur
une MADA
Le banc de test exprimental, prsent au chapitre 1 et dont la photographie peut tre

visualise la Figure 1-42, a t modifi afin de valider le convertisseur 6/5 bras dans le
cas dun systme olien bas sur une MADA. Ainsi, les mmes composants ont t
utiliss et la topologie du convertisseur 6 bras avec bras redondant a notamment t
remplace par la topologie 6/5 bras de la Figure 2-7.
Comme dans le cas des essais exprimentaux du chapitre 1, un contrleur dSPACE a
t utilis pour la partie contrle de cette application olienne. Le contrleur implant au
chapitre 1 sur le systme dSPACE a t modifi au sens o il a t rendu fault tolerant
par limplantation supplmentaire de la MLI pour la topologie 5 bras. Limplantation
ralise et valide au chapitre 1 a donc pu tre avantageusement rutilise pour les essais
mens dans cette section. Nanmoins, la partie dtection de dfaut et compensation a
t mise en uvre sur la carte FPGA. Nous utilisons ici encore la mme carte de
dveloppement que celle dcrite au chapitre 1, intgrant un composant FPGA ALTERA
Stratix. Le contrleur dSPACE gnre les ordres de commande pour tous les
interrupteurs. Ces ordres de commande sont ensuite envoys la carte FPGA qui excute
en parallle lalgorithme de dtection et didentification de dfaut. En mode de
fonctionnement normal, le FPGA impose directement ces mmes ordres de commande
aux interrupteurs du CCM et du CCR. Aprs dtection dun dfaut, les ordres de
commande des interrupteurs du bras dfaillant sont mis 0 immdiatement. En mme
temps, linformation dapparition du dfaut est envoye au systme dSPACE qui gnre
alors sur interruption les nouveaux ordres de commande en utilisant lalgorithme prsent
la section 2.3.1 et les transmet au FPGA.
La mme procdure quau chapitre 1 est utilise pour prsenter les rsultats
exprimentaux.
Dans un premier temps, un dfaut de type circuit ouvert a t gnr au niveau de
lIGBT de linterrupteur UH ct CCR, par la mise 0 de ses ordres de commande. Les
rfrences de puissances active et ractive statoriques sont respectivement gales 1kW
et 0 VAr. Le glissement de la MADA est gal +20%. La Figure 2-47 prsente les
courants de phase ct CCR, avant et aprs dfaut. Linstant de gnration du dfaut (
environ t = 4,94 s) y figure. On peut remarquer que les courants restent sinusodaux et
quilibrs, leur amplitude tant maintenue constante aprs compensation du dfaut. Les
95
courants de phase rotoriques, ct CCM, sont tracs la Figure 2-48. Leurs formes
dondes restent galement inchanges aprs compensation du dfaut. Les puissances
active et ractive statoriques sont traces la Figure 2-49. On valide ainsi le contrle du
systme olien en mode 5 bras: les puissances restent gales leurs valeurs de rfrence
aprs compensation du dfaut. Il en est de mme pour la tension du bus continu, trace
la Figure 2-50.
La Figure 2-51 est une vue dtaille des signaux lis la dtection de dfaut. On peut
constater la Figure 2-51(a) que la dtection de dfaut a t trs rapide et que le courant
de la phase connecte au bras dfaillant reste correctement contrl aprs
reconfiguration du convertisseur. Un vue plus prcise des signaux de dtection de dfaut
est prsent la Figure 2-51(b). Aprs reconfiguration, la commande du bras commun
(constitu dans ce cas des bras et ) est calcule partir de la MLI 5 bras (Voir Figure
2-3). Elle remplace la commande de UH , aprs reconfiguration du convertisseur.
10
5
0
-5
-10
4.9
4.91
4.92
4.93
4.94
4.95
4.96
4.97
4.98
4.99
Figure 2-47 : Dfaut de type circuit ouvert de linterrupteur UH : Courants de phase ct CCR.
Courants rotoriques
ct CCM (A)
20
10
0
-10
-20
4.7
4.8
4.9
5.1
5.2
5.3
Figure 2-48 : Dfaut de type circuit ouvert de linterrupteur UH : Courants rotoriques ct CCM.
96
1000
500
0
-500
-1000
-1500
0
10
Figure 2-49 : Dfaut de type circuit ouvert de linterrupteur UH : Puissances active et ractive
statoriques.
450
400
350
0
10
Figure 2-50 : Dfaut de type circuit ouvert de linterrupteur UH : Tension du bus continu.
Figure 2-51 : Dfaut de type circuit ouvert de linterrupteur UH : (a) De haut en bas: courant # de la
phase dfaillante ct CCR (5 A/div), signal dfaut, dtection de dfaut - Echelle de temps: 20ms/div;
(b) De haut en bas: signal dfaut, compteur temporel de la dtection de dfaut, dtection du dfaut,
commande de UH (avant reconfiguration)/ commande du bras commun (aprs reconfiguration) (10V/div) Echelle de temps: 100s/div.
Nous prsentons maintenant les rsultats exprimentaux obtenus lors dun dfaut de
type circuit ouvert gnr au niveau de linterrupteur UH ct CCM. Les rfrences des
puissances active et ractive statoriques sont respectivement gales 1kW et 0 VAr. Les
chronogrammes des courants rotoriques sont tracs la Figure 2-52 : ces courants sont
correctement contrls aprs reconfiguration du convertisseur. Il en est de mme pour les
puissances active et ractive statoriques prsentes la Figure 2-53. Le contrle de la
tension 34# est galement oprationnel aprs dfaut, en mode 5 bras, comme cela peut
tre constat la Figure 2-54.
97
Courants rotoriques (A)
20
10
0
-10
-20
4
4.5
5.5
Figure 2-52 : Dfaut de type circuit ouvert de linterrupteur UH : Courants de phase rotoriques ct CCM.
1000
500
0
-500
-1000
-1500
0
10
Figure 2-53 : Dfaut de type circuit ouvert de linterrupteur UH : Puissances active et ractive statoriques.
450
Apparition et Dtection de dfaut
400
350
0
10
t (s)
Figure 2-54 : Dfaut de type circuit ouvert de linterrupteur UH : Tension aux bornes du bus continu.
La Figure 2-55 est une vue dtaille des signaux lis la dtection de dfaut et la
reconfiguration du convertisseur, lors de la dfaillance de UH . La Figure 2-56(a) prsente
le courant # de la phase dfaillante ainsi que le courant traversant le triac 6# , avant et
aprs reconfiguration du convertisseur. Le courant de la phase reste correctement
contrl aprs reconfiguration du convertisseur. La Figure 2-56(b) prsente une vue
zoome des formes dondes plus spcifiques la dtection de dfaut. Ces formes dondes
sont galement en accord avec les rsultats de modlisation/simulation et de prototypage
FPGA in the Loop. Cette figure valide donc la dtection de dfaut en 30 s.
98
Figure 2-55 : Dfaut de type circuit ouvert de linterrupteur UH : (a) De haut en bas: courant travers la
phase 3 dfaillante (20 A/div), courant travers le triac 6# (20 A/div), signal dfaut, dtection de dfaut Echelle de temps: 100ms/div; (b) De haut en bas: signal dfaut, sortie du compteur temporel de la
dtection de dfaut, dtection de dfaut, ordres de commande pour UH , puis pour le bras commun (10V/div)
- Echelle de temps: 100s/div.
2.6.4.3 Rsultats exprimentaux pour les mthodes doptimisation de la dtection de

dfaut
Dans un premier temps, nous prsentons une tude comparative base sur les rsultats
exprimentaux obtenus pour les mthodes 1 et 2 doptimisation de la dtection de dfaut,
proposes la section 2.5. Lors de ces essais, le contrleur reconfigurable ainsi que la
dtection de dfaut sont mis en uvre sur une unique cible FPGA. Un dfaut de type
circuit ouvert est appliqu linterupteur U. Les rsultats exprimentaux sont prsents
la Figure 2-56. Dans ce cas, les mthodes 1 et 2 garantissent les mmes performances,
comme on peut le voir sur la Figure 2-56. Nanmoins, la Figure 2-57 montre que dans
certain cas, la mthode 1 peut tre plus lente que la mthode 2.
Dans un second temps, la mthode 3, spcifique au convertisseur 6/5 bras, a t valide
exprimentalement. Les rsultats obtenus sont prsents la Figure 2-58. Un dfaut de
type circuit ouvert est appliqu au niveau de UH . Les formes dondes de la Figure 2-58
montrent que, dans ce cas, la dtection du dfaut a effectivement t rapide et correcte
(temps de dtection denviron 30 s).
99
Figure 2-56 : Comparaison des signaux de dtection de dfaut pour les mthodes 1 et 2 : De haut en bas :
signal dfaut, dtection du dfaut, compteur de la mthode 2, compteur du bloc DD12 de la mthode 1,
Echelle de temps: 10 ms/div.
Figure 2-57 : Comparaison des signaux de dtection de dfaut pour les mthodes 1 et 2 lors dun dfaut
circuit ouvert de U . (Axe-y de haut en bas : 10V/div, 10V/div, 33/div, 33/div; axe-x: 20 oD/div).
Tous les rsultats exprimentaux prsents sont en accord avec les rsultats de
simulation et montrent que les mthodes optimises proposes sont efficaces pour la
dtection rapide de dfaut, tout en rduisant le nombre de capteurs de tension requis.
100
Figure 2-58 : Dtection de dfaut selon la mthode 3 : De haut en bas : signal dfaut, tension aux bornes
du bus continu (50 V/div), dtection de dfaut, sortie du compteur temporel de la dtection de dfaut ;
Echelle de temps : 100s/div.
2.7 Conclusion
Ce chapitre a t consacr l'tude d'un convertisseur back-to-back fault tolerant sans
redondance, dnomm dans ce mmoire convertisseur 6/5 bras. Pour cette topologie, le
convertisseur peut continuer fonctionner aprs la dfaillance de lun de ses bras, en
effectuant une reconfiguration approprie et en utilisant les 5 bras encore oprationnels.
Un contrleur reconfigurable a t propos pour cette topologie, associ un
composant FPGA pour la dtection du dfaut et sa compensation. Deux applications
majeures ont t envisages. La premire est lalimentation dune charge RL triphase.
Dans ce cas, le contrleur reconfigurable et la dtection ont tous deux t mis en uvre
sur un unique FPGA. Ensuite, lapplication au cas dun systme olien avec MADA a t
tudie. Dans ce cas, le contrleur reconfigurable a t implant sur un systme
dSPACE ; ce choix nous a permis de rutiliser les travaux exprimentaux mens sur
dSPACE au chapitre 1. La partie dtection de dfaut et identification a t implante
sur cible FPGA. La mthode de prototypage FPGA in the Loop, dveloppe au chapitre
1, a pu tre mise profit dans ce chapitre pour la validation du contrle-commande
implant sur FPGA. Pour les 2 applications cibles, de nombreux rsultats exprimentaux
ont t prsents et comments. Nous avons ainsi pu valider l'efficacit du contrleur
reconfigurable propos et valider galement la topologie de convertisseur 6/5 bras.
Enfin, nous avons propos des mthodes permettant de rduire le nombre de capteurs
de tension ncessaires la dtection de dfaut. Ces mthodes ont t galement valides
exprimentalement. Cette possibilit de rduire le nombre de capteurs de tension permet
de rduire le cot additionnel de la tolrance de pannes.
101
102
3. Convertisseur 5 bras sans redondance

tolrant aux dfauts
Chapitre 3 : Convertisseur 5 bras sans redondance tolrant aux dfauts
3 Convertisseur tolrant au dfaut a 5/4 bras
3.1 Introduction
Au cours de ces dernires annes, les convertisseurs statiques comportant un nombre
rduit de semi-conducteurs ont fait lobjet de nombreux articles [Jones2008], [Liu2009],
[Jacobin2008]. De par la rduction du nombre de leurs composants, ces convertisseurs
prsentent une plus grande fiabilit, tout en ayant un volume et un cot rduit. L'une de
ces structures dite convertisseur cinq bras [Jones2008-1] a en partie fait lobjet du
chapitre 2 de ce mmoire (Voir Figure 2-2). Ce convertisseur a notamment t propos
pour des applications telles que le contrle indpendant de deux machines lectriques
triphases [Jones2008], [Kimura2005] et la conversion de puissance AC/DC/AC
[Jacobina2006]. Cette topologie de convertisseur 5 bras a galement t prsente
comme une alternative intressante au convertisseur AC/DC/AC classique 6 bras,
principalement dans les cas o les frquences d'entre et de sortie de ce convertisseur sont
identiques [Jacobina2006]. La topologie de convertisseur 5 bras peut donc tre vue
comme un convertisseur bidirectionnel AC/DC/AC entirement contrlable, offrant la
possibilit du contrle des grandeurs lectriques des deux cts du convertisseur par un
unique contrleur.
Quant elle, la topologie de convertisseur quatre bras permet de rduire davantage
encore le nombre de semi-conducteurs. A ce jour, elle a cependant fait lobjet dun
nombre limit de publications. Dans [Ledzema2001], ce convertisseur a t propos dans
le cas gnral de la conversion de puissance AC/AC. Dans [Jacobina2007], les trois
topologies possibles de convertisseur quatre bras ont t tudies. Ces topologies sont
reprsentes la Figure 3-1. Pour deux topologies sur les trois, un bras est mutualis entre
les deux cts du convertisseur et une phase du ct entre ou sortie est connecte au
point milieu du bus DC. Dans le troisime cas, les deux cts du convertisseur sont
connects au point milieu du bus DC [Ledzema2001]. La pertinence et lefficacit de ce
convertisseur ont t valides [Jacobina2007]. Il a t dmontr que lorsque les
frquences l'entre et la sortie de ce convertisseur sont identiques, une rduction du
niveau de tension requis aux bornes du bus continu est possible, relativement au cas
gnral [Jacobina2007].
Dans ce chapitre, nous prsentons et tudions une topologie originale et innovante de
convertisseur 5 bras sans redondance, tolrante la dfaillance dun interrupteur de
puissance. Cette topologie est directement lie aux topologies 5 bras et 4 bras,
respectivement avant et aprs dtection dun dfaut et la reconfiguration du convertisseur.
En effet, avant l'apparition du dfaut, le convertisseur fonctionne normalement, comme
un convertisseur sain cinq bras. Aprs lapparition dun dfaut au niveau dun
interrupteur et sa dtection, la structure cinq bras est reconfigure laide de triacs en une
structure quatre bras. Un contrleur reconfigurable doit tre galement associ cette
105
topologie tolrance de pannes, en raison du changement de topologie aprs dfaut.

Dans ce chapitre, nous tudierons cette topologie 5 bras sans redondance tolrante aux
dfauts, pour un systme de puissance compos d'une source triphase AC alimentant une
charge triphase. Dans ce cas, la mise en uvre du contrleur fault tolerant
reconfigurable sera ralise sur une unique cible FPGA. La reconfiguration de la
topologie du convertisseur aprs dfaut sera ralise par des triacs supplmentaires,
permettant de modifier la structure du convertisseur cinq bras en un convertisseur quatre
bras, quelle que soit la localisation du dfaut.
Figure 3-1 : Convertisseur quatre bras ; (a) une phase du ct 1 est connecte au point milieu du bus
continu, (b) une phase de chaque ct est connecte au point milieu du bus continu, (c) une phase du ct 2
connect au point milieu du bus continu.
3.2 Topologie de Convertisseur cinq bras sans redondance tolrant aux

dfauts
3.2.1
Structure du convertisseur fault tolerant
La topologie de convertisseur cinq bras a dj fait lobjet de quelques publications et

diffrentes mthodes de contrle ont t proposes dans la littrature scientifique
106
[Bouscayrol2005], [Jones2008-1, 2]. Comme cela a t valid exprimentalement au

chapitre 2, cette topologie est capable de produire deux sries de tensions indpendantes
pouvant par exemple tre utilises pour lalimentation de deux moteurs ou charges
triphass ou bien encore pour des systmes de conversion AC /AC. Toutefois, tout
comme les autres convertisseurs conventionnels, cette structure est galement sensible
la dfaillance dun de ses interrupteurs. Par consquent, lors de lutilisation dun
convertisseur cinq bras dans une application exigeant la tolrance de panne dun de ses
semi-conducteurs, sa capacit compenser le dfaut devient imprative.
Figure 3-2 : Topologie 5 bras tolrante aux dfauts sans redondance.
Pour assurer la continuit de service, une topologie de convertisseur cinq bras tolrant
aux dfauts est propose, tudie et valide exprimentalement dans ce chapitre. Cette
topologie navait jusqualors jamais t publie dans la littrature scientifique. Un
contrleur reconfigurable est associ cette structure et fera ultrieurement lobjet dune
section spcifique. La topologie que nous avons propose est reprsente la Figure 3-2.
Elle est constitue d'un convertisseur cinq bras (Voir la Figure 2-2 du chapitre 2) et de
cinq interrupteurs bidirectionnels additionnels, connects entre chaque bras et le point
milieu du bus continu. Cinq capteurs de tension supplmentaires sont galement
ncessaires pour la dtection du dfaut ainsi que deux fusibles par bras afin de rendre ce
convertisseur tolrant aux dfauts de type court circuit (Voir la section 1.4 du chapitre
1). Ainsi, comme nous lavons dmontr la section 1.4 du chapitre 1, un dfaut de type
court-circuit conduira un dfaut de type circuit ouvert. Comme dans le cas des chapitres
prcdents, des triacs sont utiliss comme interrupteurs bidirectionnels. Ces triacs doivent
pouvoir supporter une tension au moins gale /2 lors du fonctionnement normal du
convertisseur, avec la tension aux bornes du bus continu. En mode de fonctionnement
normal, tous les triacs sont teints et le convertisseur fonctionne comme un convertisseur
cinq bras normal. Cependant, aprs lapparition dun dfaut, l'algorithme de dtection de
dfaut localisera linterrupteur dfaillant, mettra 0 les ordres de commande du bras
dfaillant et commandera la fermeture le triac connect ce bras dfaillant. Notons que
lorsquun triac sera mis en conduction suite un dfaut, le courant de la phase dfaillante
traversera alors ce triac. Dans la suite de ce chapitre, ce convertisseur est examin plus en
dtail dans les conditions normales de fonctionnement et lors de dfauts. Pour la dtection
de dfaut, nous utiliserons la mthode expose au chapitre 1, section 1.3. Le dfaut sera
107
alors dtect en comparant les tensions de ples mesures et estimes.
3.2.2
Fonctionnement avant dfaut en convertisseur cinq bras
Avant l'apparition du dfaut, tous les triacs sont teints et le convertisseur fonctionne
comme un convertisseur cinq bras. Cette tude a dj t aborde au chapitre 2. Comme
au chapitre prcdent, nous avons eu recours la mthode dite ZSS (Voir section 2.2.1
du chapitre 2) pour le contrler. La mme mthode quau chapitre 1 section 1.3.3.3
(contrle ct CCR) a t retenue pour la gnration des rfrences de tension ct source
AC. Cette mthode permet de contrler la tension du bus continu tout en garantissant un
facteur de puissance unitaire vu de la source AC. Les rfrences des tensions ct charge
sont choisies quilibres et sinusodales.
3.2.3
Fonctionnement aprs dfaut en convertisseur 4 bras
Aprs lapparition dun dfaut, lalgorithme de dtection localise ce dfaut et le

convertisseur 5 bras est alors reconfigur en une topologie 4 bras. Le convertisseur doit
ainsi continuer fonctionner avec seulement ses quatre bras sains. Il est important de
mentionner ds prsent que cette topologie de convertisseur 5 bras fault tolerant
prsente une spcificit, suite lapparition dun dfaut : selon la localisation du dfaut,
la reconfiguration peut conduire trois topologies 4 bras diffrentes. Nanmoins et dans
chacun de ces 3 cas, d'une manire similaire la MLI pour le convertisseur cinq bras, le
contrle du convertisseur en mode de fonctionnement quatre bras est possible par
linjection dun signal homopolaire ZSS appropri. Toutefois, ce signal ZSS inject
diffre pour chacune des trois structures quatre bras du convertisseur. Ces diffrents cas
sont examins dans la suite de cette section. Rappelons galement ici que grce aux
fusibles rapides en srie avec les interrupteurs, un dfaut de type court-circuit conduira
une situation similaire un dfaut de type circuit ouvert. Ainsi, seuls les dfauts de type
circuit ouvert seront tudis dans la suite de ce chapitre.
3.2.3.1
Cas 1 : dfaillance du bras ou du bras
Dans cette section, nous nous plaons dans le cas dun dfaut de type circuit ouvert se
produisant au niveau dun des 4 interrupteurs des bras numrots
et la Figure 3-2.
Nous rfrencerons ce cas sous lappellation Cas 1 dans la suite de chapitre. Aprs
dfaut, la reconfiguration du convertisseur revient connecter la phase d'entre
dfaillante (phase
ou ct source) au point milieu du bus continu. La
reconfiguration est illustre la Figure 3-3 lors dun dfaut au niveau du bras
. Dans ce
cas, en considrant que les 5 rfrences de tension pour la MLI cinq bras sont
respectivement , , , , (voir section 2.2.1.3 du chapitre 2) et en ayant
recours une injection homopolaire ZSS supplmentaire et base sur la mthode du
chapitre 2, les nouvelles tensions de rfrence

1, , 2, 2 pour les bras
108
, c c , c ,
"# sont dfinies par (Voir Figure 3-4) [Jacobina2003] et [Jones2008-1]
:

$ % & '
(3-1)
$ & '

$ ' & ( & '

$ % & ( & '
Ces tensions de rfrence sont alors les entres d'une unit MLI qui tablira les ordres
de commande pour les bras , c,
"# . Pour un dfaut au niveau du bras , une
mthode similaire est utilise pour calculer les nouvelles tensions de rfrence pour les
bras sains numrots
, c,
"# . La Figure 3-4 illustre la gnration des nouvelles
tensions de rfrence dans le cas d'un dfaut au niveau du bras
.
Figure 3-3 : Cas 1 - Topologie reconfigure lorsque le bras

est dfaillant.
++
++
++
++
Tb1, Tb1
++
+
+
Calcul de
ZSS
Tc, Tc
MLI
Ta2, Ta2
++
++
++
++
Tb2, Tb2
+
++
Calcul de
ZSS
Figure 3-4 : Cas 1 Etablissement des tensions de rfrence et des ordres de commande des bras sains
lorsque le bras
est dfaillant.
109

3.2.3.2
Cas 2 : dfaillance du bras mutualis de la topologie 5 bras
produisant au niveau dun des 2 interrupteurs du bras mutualis de la topologie 5 bras,
numrot bras ) , ) la Figure 3-1. Nous rfrencerons ce cas sous lappellation Cas
2 dans la suite de chapitre. Aprs la mise en conduction du triac connect entre le bras c
) , ) commun et le point milieu du bus continu, la structure reconfigure est un
convertisseur quatre bras alors compos de deux convertisseurs dit Half-bridge. La
Figure 3-5 prsente la topologie du convertisseur 4 bras dans ce cas. Ce convertisseur a
dj t tudi dans la littrature scientifique [Ledzema2001]. En injectant un signal ZSS
gal & , les quatre nouvelles tensions de rfrence peuvent tre directement tablies
partir des 5 rfrences de tension pour la MLI cinq bras, selon les relations suivantes :

$ ' &
$ % &

$ ' &
$ % &
(3-2)
Figure 3-5 : Cas 2 - Topologie reconfigure lorsque le bras commun c ) , ) est dfaillant.
3.2.3.3
Cas 3 : dfaillance du bras * ou du bras *
produisant au niveau dun des 4 interrupteurs des bras numrots
et la Figure 3-1.
Nous rfrencerons ce cas sous lappellation Cas 3 dans la suite de chapitre. Dans ce
cas, en dclenchant l'interrupteur bidirectionnel appropri, l'une des phases ct charge
sera connecte au point milieu du bus continu aprs reconfiguration. La reconfiguration
est illustre la Figure 3-6 pour un dfaut au niveau du bras .
Les quatre nouvelles tensions de rfrence pour les bras
, , c "#
sont alors
tablies par les relations :
110

$ ' & ( & %
(3-3)

$ % & ( & %
$ & %

$ ' & %
Des relations similaires sont tablies pour calculer les nouvelles tensions de rfrence
dans le cas dun dfaut du bras
.
Figure 3-6 : Cas 3 - Topologie reconfigure lorsque le bras est dfaillant.
3.2.3.4
Algorithme gnral de gnration des tensions de rfrence et ordres de

commande
Lalgorithme gnral de gnration des tensions de rfrence et des ordres de

commande pour le convertisseur 5 bras fault tolerant sans redondance est prsent la
Figure 3-7. Les informations majeures requises sont les cinq rfrences de tension en
mode sain pour les cinq bras du convertisseur et la localisation du dfaut.
Ainsi, aprs la dtection dun dfaut, non seulement la structure du convertisseur, mais
galement son systme de contrle doivent tous deux tre reconfigurs. En effet, dans les
modes sain et dfaillant, les contrles appliqus des deux ctes du convertisseur ne sont
pas similaires et doivent tre changs aussi rapidement que possible afin d'viter toute
discontinuit ou perturbation au niveau des courants. Par consquent, comme au chapitre
prcdent, nous proposons dutiliser un unique FPGA pour la mise en uvre du
contrleur reconfigurable et de la dtection de dfaut. La dmarche de validation tape
par tape du systme fault tolerant propos sera base sur le flot de prototypage expos
la section 1.4.3 du chapitre 1 (Voir Figure 1-14). Avant de prsenter les diffrents
rsultats obtenus lors de cette validation, nous allons auparavant donner quelques
prcisions quant la capacit de production de tension de la topologie 4 bras,
comparativement la topologie 5 bras et prciser larchitecture du contrleur
reconfigurable mis en uvre.
111
contrle
De lunit de la
dtection de dfaut
dbut
Information de
dfaut
Obtention des 5 rfrences de

tension vA1, vB1, vC, vA2, vB2
Non
Oui
Mode dfaillant?
Mettre les ordres de

commande du bras
dfaillant (bras L) 0
Mettre en conduction le
triac TrL
Calcul des nouvelles

rfrences pour les bras sains
X
X {A1, B1, C, A2, B2},
X=L:
vX*=vX-vL
Utiliser les 4 nouvelles

tensions de rfrence dans
lunit MLI pour calculer
les ordres de commande des
4 bras non dfaillantes
Utiliser les 5 tensions de

rfrence dans lunit MLI
pour calculer les ordres de
commande des 5 bras
Figure 3-7 : Algorithme gnral pour la gnration des tensions de rfrence et des ordres de commande.
3.2.4
Capacit de production de tension de la topologie 4 bras
Il est important de mentionner dans ce mmoire que quel que soit le cas de dfaut
considr, la capacit de production de tensions AC des deux cts du convertisseur
quatre bras est infrieure celle du convertisseur cinq bras. Par consquent, plusieurs
approches sont possibles si lon souhaite pouvoir maintenir dans tous les cas la mme
capacit de production de tension aux bornes du bus continu :
-
soit la tension aux bornes du bus continu a t initialement fixe une valeur de
rfrence suffisamment leve en mode sain pour permettre au convertisseur aprs
dfaut et reconfiguration en structure 4 bras davoir la capacit suffisante de
production de tension;
112
soit la rfrence de tension aux bornes du bus continu est augmente lors de la
reconfiguration du contrleur afin de permettre la mme capacit de production de
tension que celle du convertisseur avant dfaut. Les composants du systme doivent
alors avoir t dimensionns en consquence pour permettre cette augmentation ;
soit lon admet que le convertisseur aprs dfaut puisse tre amen fonctionner
un niveau de puissance rduit, en attente des oprations de maintenance, tout en
assurant un fonctionnement quilibr de la charge (mode dgrad).
Ici, nous avons choisi la premire approche.

Le Tableau 3-1 rassemble les contraintes portant sur les tensions maximales
productibles par le convertisseur dans les modes cinq bras et quatre bras. Dans ce tableau,
and reprsentent les valeurs maximales des tensions simples des deux cts AC du
convertisseur. Les rsultats fournis sont obtenus sur la base des ingalits devant tre
satisfaites entre la tension du bus continu et les tensions des deux cts du convertisseur,
afin de garantir la contrlabilit du convertisseur. A titre d'exemple et pour le
convertisseur dans le cas 3 (Figure 3-6), on peut tablir les ingalits (3-4) (3-10)
mentionnes ci-dessous :
| ' & % | ,
(3-4)
| ' & | ,
(3-5)
| % & | ,
(3-6)
| '- | , /2
(3-7)
| - | , /2
(3-8)
| '- | , /2
(3-9)
| %- | , /2
(3-10)
Les limitations sont fixes par les contraintes (3-9) et (3-10). Pour '- nous avons :
'- $ ' & ( & - $ './ & ./ ( .0 & -.0
(3-11)
o 1 et 1 sont les points neutres des deux cts du convertisseur. Pour %- une
quation similaire peut tre crite. A partir de lquitation (3-11) , on peut alors tablir :
3 ( 3 , /2
(3-12)
Dans les autres cas, des calculs similaires conduisent lobtention des capacits de
production de tension du Tableau 3-1 [Jacobina2003], [Jacobina2007].
113

Tableau 3-1 : Capacits de production de tension avant et aprs dfaut.
Avant dfaut (cinq bras)
( , /3
Aprs dfaut (quatre bras)

cas 1
( , /3/2

cas 2
, , /3/2

cas 3
( , /3/2
3.3 Contrleur reconfigurable

Un contrleur reconfigurable est ncessaire pour piloter le convertisseur tolrant au
dfaut propos. La structure de commande reconfigurable est reprsente la Figure 3-8.
Elle est compose de deux units destines la gnration des tensions de rfrence, de
deux units MLI pour les deux modes cinq bras et quatre bras et dune unit de dtection
de dfaut et de compensation. Le rle de l'unit de dtection de dfaut et de
compensation est de dtecter le dfaut et son emplacement, puis de transmettre les ordres
de commande appropris aux interrupteurs et aux triacs.
Lunit de gnration de la MLI quatre bras utilise les rfrences de tension et la
localisation du dfaut pour tablir les signaux de commande adquats, selon le principe
expos la section 3.2.3.
Figure 3-8 : Contrleur reconfigurable pour le convertisseur 5 bras fault tolerant sans redondance.
3.4 Validation fonctionnelle par Modlisation/Simulation

Aprs avoir prcis dans un premier temps les paramtres du systme tudi, les
rsultats obtenus par modlisation/simulation sont prsents et comments au fil de cette
section. Comme nous lavons prcis en dbut de ce chapitre, nous tudierons cette
topologie 5 bras fault tolerant sans redondance pour un systme de puissance compos
d'une source triphase AC alimentant une charge RL triphase. Les simulations sont
114
effectues dans lenvironnement Matlab/Simulink.

3.4.1
Paramtres du systme
Les paramtres du systme tudi sont consigns dans le Tableau 3-2. Ces paramtres
sont choisis identiques ceux du banc de test exprimental qui sera prsent
ultrieurement.
Tableau 3-2 : Paramtres du systme tudi.
Source AC
Tension de la source AC : 50 Hz, 60 676

Impdance dentre: 89 $ 0.4, >9 $ 3?@
Bus continu
Charge
Capacit du condensateur : 2200 AB

Vref =50 676 60 Hz
86 $ 2.75, >6 $ 9?@
Paramtres de la dtection de
dfaut
FG =30 ;
Frquence de commutation des

interrupteurs
8 kHz
3.4.2
h= 20 V
Nous avons valid par modlisation/simulation la topologie de convertisseur propose

dans ce chapitre pour les 3 cas possibles de reconfiguration du convertisseur en une
topologie 4 bras (Voir section 3.2.3 de ce chapitre). Les rsultats obtenus sont prsents
dans les sections suivantes.
3.4.2.1 Cas 1 : Dfaillance du bras
Dans cette section, un dfaut de type circuit ouvert est gnr au niveau de
linterrupteur H du bras
linstant t = 0,405 s. A la Figure 3-9, on peut observer la
sortie du compteur temporel de la dtection de dfaut, avant et aprs l'apparition du
dfaut. La Figure 3-10 reprsente le courant d'entre de la phase
qui a t connecte au
bras dfaillant ainsi que le courant % # de la phase de la charge (Voir Figure 3-2)
avant et aprs lapparition du dfaut. On peut constater que le convertisseur garantit
effectivement la continuit de service du systme.
115
Compteur de
dtection de dfaut
40
30
20
10
0
-10
0.404
0.4042
0.4044
0.4046
0.4048
0.405
0.4052
0.4054
0.4056
0.4058
0.406
Figure 3-9 : Cas 1 - Dfaillance du bras

: signal dfaut et dtection du dfaut.
10
5
0
-5
-10
0.37
0.38
0.39
0.4
0.41
0.42
0.43
0.44
0.45
0.46
0.47

: Courant d'entre ' # de la phase
et courant % # ct
charge (dfaut circuit ouvert t = 0,405s).
On peut remarquer que le THD du courant ct source a augment, de 2,71 % 9,07%,

suite la reconfiguration du convertisseur. Cette augmentation peut tre explique et
analyse par l'tude de formes d'ondes des tensions simples ct source et ct charge, en
analysant leur contenu harmonique. La Figure 3-11 prsente les chronogrammes de ces
six tensions simples, notes IJ .J K
, , ), 1,2 .
Toutefois, tant donn que la priorit de notre tude est la continuit de service et la
tolrance aux dfauts, une augmentation du THD ct source nest pas un inconvnient
majeur. On peut cependant mentionner que le THD du courant % (ct charge) a
lgrement augment de 0,44 % 0,72 %.
La tension aux bornes du bus continu est reprsente la Figure 3-12 ; cette tension est
correctement contrle aprs reconfiguration.
116
Vc1n1 V
Vb1n1 V
Va1n1 V
200
0
-200
0.35
200
0.36
0.37
0.38
0.39
0.4
0.41
0.42
0.43
0.44
0.36
0.37
0.38
0.39
0.4
0.41
0.42
0.43
0.44
0.36
0.37
0.38
0.39
0.4
0.41
0.42
0.43
0.44
0.36
0.37
0.38
0.39
0.4
0.41
0.42
0.43
0.44
0.36
0.37
0.38
0.39
0.4
0.41
0.42
0.43
0.44
0.36
0.37
0.38
0.39
0.4
0.41
0.42
0.43
0.44
0
-200
0.35
200
0
-200
0.35
Vc2n2 V
Vb2n2 V
Va2n2 V
200
0
-200
0.35
200
0
-200
0.35
200
0
-200
0.35

: Tensions simples de part et dautre du bus continu.
350
300
250
0.37
0.38
0.39
0.4
0.41
0.42
0.43
0.44
0.45
0.46
0.47
t (s)
: Tension aux bornes du bus continu.
3.4.2.2 Cas 2 : Dfaillance du bras mutualis L
linterrupteur HM du bras mutualis (bras c () , ) )), linstant t = 0,405 s. Dans ce cas, le
signal de dtection de dfaut et la sortie du compteur temporel de la dtection de dfaut
sont tracs la Figure 3-13. A la Figure 3-14, on peut observer avant et aprs lapparition
du dfaut, les deux courants de la phase ) ct source et ) ct charge. La tension du
bus continu est trace la Figure 3-15. Ici encore, le convertisseur n'est pas affect par le
dfaut et la continuit de service est assure.
117
40
30
20
10
0
-10
0.404
0.4042
0.4044
0.4046
0.4048
0.405
0.4052
0.4054
0.4056
0.4058
0.406
Figure 3-13 : Cas 2 - Dfaillance du bras mutualis : signal dfaut et dtection du dfaut.
15
10
5
0
-5
-10
-15
0.37
0.38
0.39
0.4
0.41
0.42
0.43
0.44
0.45
0.46
0.47
Figure 3-14 : Cas 2 - Dfaillance du bras mutualis : Courant # ct source et courant # ct
charge (dfaut circuit ouvert t = 0,405s).
350
300
250
0.37
0.38
0.39
0.4
0.41
0.42
0.43
0.44
0.45
0.46
0.47
t (s)
Figure 3-15 : Cas 2 - Dfaillance du bras mutualis : Tension aux bornes du bus continu.
L'analyse harmonique des courants du convertisseur montre que le THD des courants
# et # augmente respectivement de 2,65% et 0,33% (avant dfaut) 7,38% et
0,38% (aprs dfaut). Comme dans le cas prcdent, l'augmentation du THD des courants
des phases dfaillantes est invitable aprs reconfiguration, mais ce n'est pas une
proccupation majeure, puisque les courants sont toujours dallure sinusodale et bien
contrls aprs la reconfiguration.
3.4.2.3 Cas 3 : Dfaillance du bras *
linterrupteur H du bras (Voir Figure 3-2), linstant t = 0,405 s.
118
La Figure 3-16 illustre le processus de dtection de dfaut. La Figure 3-17 reprsente le

courant ' # ct source et le courant % # ct charge. La tension du bus continu est
trace la Figure 3-18. On peut en conclure que dans ce cas galement, la continuit de
service est assure.
40
sortie du compteur
temporel
30
20
10
Dtection du dfaut
dfaut
0
-10
0.404
0.4042
0.4044
0.4046
0.4048
0.405
0.4052
0.4054
0.4056
0.4058
0.406
t (s)
Figure 3-16 : Cas 3 - Dfaillance du bras : signal dfaut et dtection du dfaut.
15
10
5
0
-5
-10
-15
0.37
0.38
0.39
0.4
0.41
0.42
0.43
0.44
0.45
0.46
0.47
Figure 3-17 : Cas 3 - Dfaillance du bras : Courant ' # ct source et courant % # ct charge
(dfaut circuit ouvert t = 0,405s).
Vdc V
350
300
250
0.37
0.38
0.39
0.4
0.41
0.42
0.43
0.44
0.45
0.46
0.47
Figure 3-18 : Cas 3 - Dfaillance du bras 5 : Tension aux bornes du bus continu.
Pour conclure cette section, on peut mentionner que la continuit de service du

convertisseur 5 bras fault tolerant sans redondance a t fonctionnellement valide dans
les 3 cas de dfauts possibles. L'analyse harmonique montre que le THD du courant
' (ct source) est rest constant (de 2,78% 2,88%), tandis que le THD du courant
% (ct charge) a augment de 0,42% 1.44% aprs reconfiguration.
119

3.4.3
Validation par prototypage FPGA in the Loop
Aprs validation par simulation, nous procdons maintenant au prototypage FPGA in

the Loop du contrleur reconfigurable. Pour linsertion dans la boucle de prototypage de
ce contrleur alors matriellement implant sur FPGA, nous avons utilis la carte de
dveloppement ALTERA dcrite la section 1.5.3 au chapitre 1. Ici encore, les trois cas
de reconfigurations possibles du convertisseur sont tudis.
Dabord, un dfaut de type circuit ouvert est gnr au niveau des ordres de commande
de linterrupteur HT du bras
linstant t = 0,405 s (Cas 1). La Figure 3-19 prsente les
rsultats alors obtenus pour la dtection du dfaut. Le courant ct source ' # de la
phase dfaillante est trac la Figure 3-20. Sur cette mme figure, on peut galement
visualiser le courant % # ct charge : lalimentation de la charge nest pas affecte par
le dfaut. La tension du bus continu est prsente la Figure 3-21 : elle est correctement
contrle aprs dtection et compensation du dfaut.
40
30
20
10
0
-10
0.404
0.4042
0.4044
0.4046
0.4048
0.405
0.4052
0.4054
0.4056
0.4058
0.406
Figure 3-19 : Prototypage FPGA in the Loop - Cas 1 - Dfaillance linterrupteur HT du bras
: signal
dfaut et dtection du dfaut (dfaut t=0,405s).
ib2 (A) et ia1 (A)
15
10
5
0
-5
-10
-15
0.37
0.38
0.39
0.4
0.41
0.42
0.43
0.44
0.45
0.46
:
Courants ' #) et % #) (dfaut t=0,405s).
120
0.47
350
300
250
0.37
0.38
0.39
0.4
0.41
0.42
0.43
0.44
0.45
0.46
0.47
t (s)
: Tension
aux bornes du bus continu (dfaut t=0,405s).
Les tests prcdents sont maintenant rpts lors dun dfaut circuit ouvert de
linterrupteur HM du bras commun linstant t = 0,405 s (Cas 2). La dtection du dfaut
est illustre par la Figure 3-22. A la Figure 3-23, on peut visualiser les chronogrammes
des deux courants "# (Voir Figure 3-2). La tension du bus continu est trace la
Figure 3-24.
40
sortie du compteur
temporel
30
20
10
dfaut
Dtection du dfaut
0
-10
0.404
0.4042
0.4044
0.4046
0.4048
0.405
0.4052
0.4054
0.4056
0.4058
0.406
t (s)
Figure 3-22 : Prototypage FPGA in the Loop - Cas 2 - Dfaillance linterrupteur HM du bras commun :
signal dfaut et dtection du dfaut (dfaut t=0,405s).
ic1 (A) et ic1 (A)
15
10
5
0
-5
-10
-15
0.37
0.38
0.39
0.4
0.41
0.42
0.43
0.44
0.45
0.46
0.47
Courants #) et #) (dfaut t=0,405s).
121
350
300
250
0.37
0.38
0.39
0.4
0.41
0.42
0.43
0.44
0.45
0.46
0.47
t (s)
Tension aux bornes du bus continu (dfaut t=0,405s).
Enfin, pour mener bien le prototypage dans le cas 3, un dfaut circuit ouvert a t
appliqu linterrupteur H du bras linstant t=0,405 s. Les formes dondes de la
dtection de dfaut sont illustres par la Figure 3-25. Le courant %(t) de la phase
dfaillante est reprsent la Figure 3-26. Sur cette mme figure se trouve galement le
courant ' # ct charge afin de valider lalimentation sans interruption de la charge
aprs dfaut. La tension du bus continu est trace la Figure 3-27.
40
30
20
10
0
-10
0.404
0.4042
0.4044
0.4046
0.4048
0.405
0.4052
0.4054
0.4056
0.4058
0.406
Figure 3-25 : Prototypage FPGA in the Loop - Cas 3 - Dfaillance linterrupteur H du bras : signal
dfaut et dtection du dfaut (dfaut t=0,405s).
ib2 (A) et ia1 (A)
15
10
5
0
-5
-10
-15
0.37
0.38
0.39
0.4
0.41
0.42
0.43
0.44
0.45
0.46
0.47
Figure 3-26 : Prototypage FPGA in the Loop - Cas 3 - Dfaillance linterrupteur H du bras :
Courants ' #) et % #) (dfaut t=0,405s).
122
350
300
250
0.37
0.38
0.39
0.4
0.41
0.42
0.43
0.44
0.45
0.46
0.47
Figure 3-27 : Prototypage FPGA in the Loop - Cas 3 - Dfaillance linterrupteur H du bras : Tension
aux bornes du bus continu (dfaut t=0,405s).
Comme lors des prcdents chapitres, lensemble des rsultats obtenus par prototypage
FPGA in the Loop est en parfaite concordance avec les rsultats de
modlisation/simulation. Cette tape ainsi valide, nous pouvons maintenant procder aux
tests entirement exprimentaux en insrant notre contrleur reconfigurable implant sur
FPGA dans notre banc de test. Ce banc dessai exprimental et les rsultats
exprimentaux obtenus sont prsents la section suivante.
3.4.4
Validation exprimentale sur banc de test
Une photographie du montage exprimental mis en uvre pour valuer et valider les
performances du convertisseur cinq bras tolrant aux dfauts est prsente la Figure
3-28. Une partie du banc dessai prsent au chapitre prcdent, section 2.6.4.1, a t
rutilise et modifie pour mener ces tests. Le ct 1 du convertisseur est reli une
source triphase sinusodale via une inductance triphase de 3 mH et de rsistance gale
0,4 par phase. Une charge triphase RL compose par phase dune rsistance de 5,5
et dune inductance de 9 mH est connecte ct charge. La frquence de commutation des
interrupteurs IGBTs est gale 8 kHz.
Les essais exprimentaux sont effectus pour les trois cas de dfauts prsents la
section 3.2.3. Tout d'abord, un dfaut de type circuit ouvert a t gnr au niveau du bras
du convertisseur ct source (cas 1) par la mise zro des ordres de commande de

lIGBT de linterrupteur HT . La Figure 3-29(a) est une vue des formes donde autour de
linstant dapparition du dfaut. Le dfaut est dtect trs rapidement. La Figure 3-29(b)
prsente les chronogrammes du courant traversant la triac UV' qui a t mis en
conduction aprs dtection du dfaut, du courant ' ct source et du courant % ct
charge. La Figure 3-29(c) est une vue dtaille de la Figure 3-29(b). La continuit de
service du convertisseur est ainsi valide.
La Figure 3-29(d) prsente les principales formes dondes directement lies la
dtection du dfaut. La tension estime '/ -,WX est obtenue partir des ordres de
commande de U' et de la tension du bus continu. La sortie du compteur temporel,
utilise pour la dtection du dfaut (voir la section 1.3.2), est galement trace sur cette
figure.
123
Figure 3-28 : Banc dessai exprimental.
Lors dun dysfonctionnement du convertisseur, quand la diffrence entre (au moins)

une des tensions de ples mesures et estimes est suffisamment grande, la sortie du
compteur associ au bras dfaillant commence augmenter et cest seulement lorsqu'elle
atteint la valeur seuil FG (=30) quun dfaut est alors dtect. Il convient de noter ici que
les pics de faibles amplitudes sur la forme d'onde du compteur temporel ne sont pas
interprts comme des dfauts, juste titre.
L'analyse harmonique des courants du convertisseur montre que le THD du courant
' # de la phase dfaillante augmente de 2,91% (avant dfaut) 4,29% (aprs dfaut),
tandis quil ny a pas un changement aussi significatif des valeurs du THD du courant li
au bras (de 7,57% 9,4%).
Pour le cas 2, lors dun dfaut survenant au niveau du bras commun, des essais
similaires au cas 1 sont raliss et les formes d'onde obtenues sont prsentes la
Figure 3-30.
La Figure 3-30(a) prsente les courants de phases # et # lis au bras commun,
respectivement l'entre et la sortie du convertisseur, ainsi que le courant traversant le
triac UV . La Figure 3-30(b) prsente les signaux de dtection du dfaut. La dtection du
dfaut et la reconfiguration du convertisseur sont galement valides dans ce second cas.
Le THD des courants et augmente aprs reconfiguration du convertisseur, passant
respectivement de 3,45% et 4,58% 7,28% et 6,32%.
124
Figure 3-29 : Cas 1 - Dfaut circuit ouvert de linterrupteur HT du bras

: (a) De haut en bas: signal
dfaut, dtection du dfaut, tension du bus continu (100V/div), courant ' de la phase dfaillante
(5A/div) - Echelle de temps : 200AY/div.
(b) De haut en bas: signal dfaut, courant Z[' travers le triac UV' (5A/div), courant ' de la phase a1
dfaillante (5A/div), courant % ct de la charge (5A/div) - Echelle de temps: 10ms/div.
(c) De haut en bas: signal dfaut, courant Z[' travers le triac Z[' (5A/div), courant ' de la phase a1
dfaillante (5A/div), courant % ct de la charge (5A/div) - Echelle de temps: 1ms/div.
(d) Signaux lis la dtection de dfaut : De haut en bas: signal dfaut- ordres de commande de U' ;
tension de ple mesure '-,\ (200V/div) , sortie du compteur temporel de la dtection de dfaut- Echelle
de temps: 100AY/div
Enfin, lors dun dfaut circuit ouvert de linterrupteur H] du bras (ct charge cas
3), les rsultats exprimentaux sont prsents la Figure 3-31(a). Le courant % et le
courant Z[% du triac UV% sont tracs la Figure 3-31(a). La Figure 3-31(b) prsente les
signaux lis la dtection de dfaut dans ce cas. La dtection du dfaut et la
reconfiguration du convertisseur sont donc galement valides dans ce cas. Ici encore, le
THD du courant % de la phase dfaillante a augment aprs reconfiguration. En effet, le
THD de % est pass de 4,40% 9,74%, tandis que le THD de ' est rest le mme
(3,74% 3,82%). On peut noter galement une augmentation du THD du courant ' #
ct charge qui est pass de 4,83% 5,63%.
125
Figure 3-30 : Cas 2 - Dfaut circuit ouvert de linterrupteur HM,M] du bras c :

(a) : De haut en bas: signal dfaut- courant Z[ travers le triac UV^ (20A/div)- courant du ct charge
(5A/div) - courant ct source (10A/div) - Echelle de temps : 10ms/div.
(b) : De haut en bas : signal dfaut- dtection de dfaut- sortie du compteur temporel de la dtection de
dfaut- Echelle de temps : 200AY/div.
Figure 3-31 : Cas 3 - Dfaut circuit ouvert de linterrupteur H] du bras :

(a) : De haut en bas: signal dfaut- courant Z[% travers le triac UV% (20A/div)- courant % du bras
dfaillant (5A/div) - courant ' ct source (10A/div) - chelle de temps : 10ms/div.
(b) : De haut en bas: signal dfaut- dtection de dfaut- sortie du compteur temporel de la dtection de
dfaut- Echelle de temps : 200AY/div.
Daprs tous les rsultats exprimentaux prcdemment prsents, on peut conclure que
la dtection rapide dun dfaut et la reconfiguration du convertisseur 5 bras fault
tolrant sans redondance sont valids exprimentalement. Des essais pour les 3 cas de
reconfigurations possibles du convertisseur ont t raliss et valids. Il faut cependant
noter que le THD du courant de la phase dfaillante augmente gnralement aprs
reconfiguration. Ceci nest cependant pas un souci majeur car lobjectif principal de nos
travaux est de garantir la continuit de service du systme, effectivement assure pour
cette topologie.
3.5 Conclusion
Une topologie innovante de convertisseur 5 bras fault tolerant sans redondance a t
tudie dans ce chapitre. Elle comporte un nombre rduit de semi-conducteurs et est base
126
sur une topologie cinq bras. Aprs dtection et localisation dun dfaut au niveau dun
des semi-conducteurs, un contrleur reconfigurable permet dassurer la continuit de
service de la conversion de puissance AC/DC/AC. Le convertisseur reconfigur est une
structure 4 bras dont 3 variantes de topologies sont possibles, selon la localisation du
dfaut. Ces 3 variantes ont t tudies et valides, de la simulation aux essais
exprimentaux, sur le banc de test mis en uvre.
La structure de convertisseur 5 bras est notamment rendue fault tolerant par lajout de
cinq triacs supplmentaires. Des fusibles doivent galement tre ajouts afin de garantir la
continuit de service lors dun dfaut de type court-circuit. Pour les mmes raisons
quaux deux chapitres prcdents, un FPGA est utilis pour la dtection de dfaut et la
reconfiguration du contrleur. Lors de notre approche, nous avons montr quil tait
possible de mettre en uvre simultanment les tches de contrle et de dtection de dfaut
sur un unique FPGA. En outre, avec cette approche, le fonctionnement en parallle des
sous-systmes lis au contrle et la dtection de dfaut est garanti. Une dtection de
dfaut temps rel est galement rendue possible grce aux performances de la logique
cble du FPGA.
127
128
Conclusion gnrale et perspectives

Les convertisseurs statiques triphass AC/DC/AC structure tension sont largement
utiliss dans de nombreuses applications de puissance. La continuit de service de ces
systmes ainsi que leur scurit, leur fiabilit et leurs performances sont aujourdhui des
proccupations majeures de ce domaine li lnergie. En effet, la dfaillance du
convertisseur peut conduire la perte totale ou partielle du contrle des courants de phase
et peut donc provoquer de graves dysfonctionnements du systme, voire son arrt
complet. Ainsi, tout dfaut non compens peut rapidement mettre en danger le systme.
Par consquent, afin d'empcher la propagation du dfaut aux autres composants du
systme et assurer la continuit de service en toute circonstance lors dune dfaillance du
convertisseur, des mthodes efficaces et rapides de dtection et de compensation de
dfaut doivent tre mises en uvre. Ensuite, une fois le dfaut dtect et localis, il est
ncessaire de reconfigurer la topologie du convertisseur, voire reconfigurer galement son
contrle si de la redondance nest pas mise en uvre. Dans ce mmoire, nous avons
tudi la continuit de service de trois topologies de convertisseurs AC/DC/AC avec ou
sans redondance, lors de la dfaillance dun de leurs interrupteurs. Lors de ces tudes, les
topologies de convertisseurs proposes, associes leurs contrleurs, ont t valides de
la modlisation/simulation la validation sur banc de test exprimental, en passant par le
prototypage FPGA in the Loop, du FPGA destin plus spcifiquement la dtection de
dfaut.
Au premier chapitre, notre tude a port sur une topologie avec redondance : un
convertisseur back-to-back tolrance de pannes, comportant un bras additionnel.
Lapplication de puissance principalement concerne par ce convertisseur est la
conversion de l'nergie olienne base sur une gnratrice de type MADA. Cette
topologie a t nomme convertisseur 6 bras avec bras redondant. Ltude prsente
complte les tudes thoriques antrieures, menes au sein des laboratoires GREEN et
LIEN, lors des travaux de thse de Monsieur Arnaud GAILLARD.
Le systme olien bas sur une MADA a tout dabord t modlis, puis son contrle a
t brivement rappel. La mthode utilise pour la dtection et la compensation du
dfaut a ensuite t expose. Elle est robuste au regard des commutations des
interrupteurs. Nous avons fait le choix dutiliser une cible FPGA pour mettre en uvre
cette dtection du dfaut et ainsi garantir des performances temps rel. Une
mthodologie de prototypage rapide dite FPGA in the Loop est utilise tout au long de
ces travaux. Elle nous a permis de valider la conception sur cible FPGA de la dtection de
dfaut et de la reconfiguration du convertisseur, avant de procder aux tests entirement
exprimentaux. Un banc dessai exprimental a t conu et ralis lors de cette thse. Le
contrle du convertisseur bidirectionnel 6 bras avec un bras redondant a t ralis
laide dun systme dSPACE alors que la dtection de dfaut a t ralise sur une carte
131
de dveloppement FPGA Stratix de la socit ALTERA. Les rsultats exprimentaux

ainsi obtenus ont permis de conclure et de valider les travaux de recherche prcdemment
mens dans notre laboratoire, portant sur ce convertisseur 6 bras avec bras redondant .
Une possibilit doptimisation de la mthode de dtection de dfaut a t propose au
chapitre 2 : il est possible de rduire 4 le nombre de capteurs additionnels ncessaires
la mesure des tensions de ples pour dtecter le dfaut, tout en garantissant les mmes
performances quavec la mthode initialement propose. Dans la continuit de ces
travaux, les deux chapitres suivants ont t consacrs ltude de structures de
convertisseurs AC/DC/AC, sans redondance.
Au second chapitre, nous avons prsent un convertisseur AC/DC/AC six bras, sans
redondance. Dans le cas de cette topologie, aprs apparition dun dfaut au niveau de lun
des interrupteurs des 6 bras du convertisseur fault tolerant, une reconfiguration
approprie permet dassurer la continuit de service laide des 5 bras sains dont on
dispose encore. Par ailleurs, un contrleur fault tolerant spcifique et appropri a t
au niveau de la topologie du convertisseur mais galement au niveau de sa commande qui
doit tre modifie lors du passage dune topologie 6 bras une topologie 5 bras.
Globalement, pour une application de puissance donne, le dimensionnement des
interrupteurs utiliss dans un convertisseur 5 bras conduit des valeurs suprieures
celles dun convertisseur 6 bras, principalement au niveau du bras mutualis. Cependant,
nous ne savons pas au niveau de quel bras un ventuel dfaut interviendrait et quel bras
serait alors mutualis. De mme, une augmentation de la rfrence de tension du bus
continu peut tre requise aprs reconfiguration afin de maintenir la capacit nominale du
convertisseur si le fonctionnement du systme lexige. Il est donc ncessaire de
dimensionner en consquence lensemble du convertisseur 6 bras fault tolerant si lon
souhaite garantir un fonctionnement en mode normal aprs dfaut. Ceci nest pas
ncessaire si lon accepte un fonctionnement en mode dgrad et puissance rduite
aprs dfaut. Nanmoins, le convertisseur 6 bras ne comporte pas de redondance, ce qui
conduit une diminution des cots par rapport la structure prsente au chapitre 1.
Deux applications ont t tudies et valides pour ce convertisseur : lalimentation d'une
charge RL triphase, puis un systme olien de conversion de lnergie bas sur une
MADA. Trois optimisations de la mthode de dtection de dfaut ont t galement
proposes, values et valides dans ce chapitre.
Finalement, au chapitre 3, une nouvelle topologie de convertisseur AC/DC/AC fault
tolerant avec un nombre rduit de semi-conducteurs de puissance a t prsente. Ce
convertisseur comporte cinq bras en mode de fonctionnement normal et peut continuer
fonctionner aprs avoir subi un dfaut au niveau de lun de ses bras, en utilisant les quatre
bras sains dont on dispose encore. Ainsi, aprs lapparition dun dfaut au niveau dun
interrupteur et sa dtection, la structure cinq bras est reconfigure laide de triacs en une
structure quatre bras. Selon la localisation du dfaut, cette reconfiguration peut conduire
trois topologies quatre bras diffrentes qui ont toutes t examines et valides lors de
ces travaux de recherche. Un contrle reconfigurable a galement t propos pour ce
132
convertisseur, puis valid sur un banc de test exprimental. Dans ce cas de topologie sans
redondance, la capacit de production des tensions AC des deux cts du convertisseur 4
bras est infrieure celle du convertisseur cinq bras, si lon ne prend pas de prcaution
particulire lors du dimensionnement du convertisseur. Si lon souhaite conserver les
performances nominales aprs dfaut, la tension du bus continu doit tre initialement
fixe une valeur de rfrence suffisamment leve en mode sain pour permettre au
convertisseur, aprs dfaut et reconfiguration en une structure 4 bras, davoir une capacit
de production de tension gale celle que lon peut obtenir en mode 5 bras. Nous avons
galement constat et mentionn que le THD du courant de la phase dfaillante augmente
aprs la reconfiguration du convertisseur. Cet accroissement est d au changement des
formes d'ondes des tensions simples du ct dfaillant du convertisseur et donc de leur
contenu harmonique. Un exemple de ces tensions avant et aprs loccurrence dun dfaut
a t fourni, la tension simple de la phase dfaillante ayant une forme donde cinq
niveaux avant l'apparition du dfaut alors quelle passe trois niveaux aprs dfaut.
Plusieurs axes dtudes et de recherches complmentaires peuvent tre envisags
comme perspectives de ce travail. A court terme, des tudes portant sur la topologie de
convertisseur 5 bras fault tolerant, prsent au chapitre 3, peuvent tre envisages. Il
sagit en effet d'une topologie originale et jamais publie dont ltude pourrait tre
spcifiquement cible sur le cas particulier dun systme olien bas sur une MADA.
Bien que cette topologie ait t tudie ici dans le cas de lalimentation d'une charge
triphase, son utilisation dans ce contexte de conversion de lnergie olienne, en mode
nominal, voire dgrad, trouverait un intrt.
Dans ce mmoire, trois topologies de convertisseurs AC/DC/AC ont t tudies et il a
t dmontr que toutes trois permettent de garantir la continuit de service attendue, en
mode nominal. Nanmoins, une tude comparative de la fiabilit de chacune de ces trois
structures nous semblerait intressante et complmentaire. Ce critre de comparaison
permettrait de guider le choix de la structure, en plus de critres plus industriels lis aux
applications concernes. En effet, nous avons montr que les structures sans redondance,
savoir les topologies 6 et 5 bras comportant un nombre rduit de semi-conducteurs,
permettent de garantir les fonctionnalits nominales attendues aprs dfaut. On peut donc
penser qua priori elles pourraient conduire une fiabilit plus grande ainsi qu un
volume et un cot rduit. Nanmoins, comme nous nous sommes fixs la contrainte du
maintien du mode nominal aprs dfaut, le surdimensionnement des composants qui en
dcoule doit tre intgr lors de ltude de fiabilit.
Dautre part, bien que nous nous soyons fixs dans ce mmoire de garder la
fonctionnalit nominale du convertisseur aprs apparition du dfaut, il est galement
possible denvisager un fonctionnement en mode dgrad aprs dfaut. Cependant, il est
important de mentionner ici que ce cas du mode dgrad ne conviendrait pas pour
certaines applications dites safety critical ou ne serait pas un choix judicieux pour
certaines applications dont les pertes financires lies au mode dgrad seraient
suprieures au surcot induit par le maintien du mode nominal. Ceci pourrait tre le cas
133
de lolien offshore, par exemple. Le mode dgrad pourrait cependant tre intressant
dans le cas dun systme terrestre de conversion de l'nergie olienne. Sans
surdimensionnement du convertisseur AC/DC/AC fault tolerant sans redondance, il est
effectivement possible de rduire les tensions ct rotor en rduisant la plage de
fonctionnement autour de la vitesse de synchronisme tout en y associant un choix
appropri des rfrences de puissances ractives ct stator et ct CCR. Dans ce cas,
l'analyse comparative de fiabilit prcdemment mentionne pourrait tre rpte,
lavantage des structures sans redondance, non seulement en terme de fiabilit mais
galement en terme de cot. De cette faon, une analyse complte peut tre faite,
formulant les relations entre le cot, la fiabilit et la fonctionnalit de ces convertisseurs,
en modes nominal ou dgrad aprs dfaut.
Quant limplantation sur cible numrique de type FPGA du contrleur fault
tolerant, plusieurs ides pourraient tre dveloppes. Par exemple, la mise en uvre de
la possibilit de reconfigurer dynamiquement le FPGA mnerait une conception plus
compacte, pouvant tre implante dans un composant FPGA de taille minimale. Il serait
galement intressant dtudier et de dvelopper la tolrance aux dfauts au niveau de la
mise en uvre numrique sur FPGA. Ce dernier point ncessiterait de dvelopper des
architectures numriques intgrant ce critre de fiabilit, comme cela est le cas lors
dimplantation matrielle sur FPGA de contrles/commandes pour applications dites
safe critical (avionique, transport, ).
Dans une perspective de recherches futures plus long terme, des tudes peuvent tre
dveloppes dans le cas dautres topologies de convertisseurs statiques. Nos travaux ont
port sur des structures de convertisseurs AC/DC/AC deux niveaux. Rcemment, les
convertisseurs multi-niveaux et matriciels ont fait lobjet de nombreux travaux de
recherche. Ainsi, on pourrait alors envisager dtudier la tolrance de pannes et la
dtection de dfaut pour ces convertisseurs. La mthode de dtection de dfaut et le
contrle reconfigurable tudis dans ce mmoire pourraient tre, dans un premier temps,
adapts ces types de convertisseur, pour fournir une dtection de dfaut ainsi quune
reconfiguration trs rapide. Ensuite, de nouvelles mthodes plus spcifiques pourraient
tre proposes. On peut ds prsent mentionner que la mthode de dtection de dfaut,
base sur les tensions aux bornes des interrupteurs a t rcemment tudie dans quelques
publications de cette anne 2012, dans le cas de convertisseurs matriciels. Le temps de
dtection du dfaut pourrait tre rduit si une cible FPGA tait retenue pour son
implantation. Dautre part, pour les convertisseurs multi-niveaux dits Neutral-Point
Clamped ou cascaded H-bridge, une version lgrement modifie de notre mthode de
dtection de dfaut pourrait tre effective, mais la dtection de l'emplacement exact du
dfaut ncessiterait des tudes complmentaires.
Dautre part, lapproche propose, base sur une de dtection du dfaut et un contrleur
fault tolerant sur cible FPGA, peut tre tendue aux convertisseurs DC-DC galement.
La dtection rapide des dfauts dans ces convertisseurs nest pas largement tudie et
publie dans la littrature scientifique et il semble donc intressant et novateur de la
134
dvelopper ainsi que la stratgie de reconfiguration des convertisseurs. Ce thme est

actuellement en cours dtude dans notre laboratoire par un doctorant.
135
136
Publications et communications du doctorant
Publications et communications du doctorant
Publications :
M. Shahbazi, P. Poure, S. Saadate, M. R. Zolghadri, FPGA-based reconfigurable control for faulttolerant back-to-back converter without redundancy, IEEE Trans. on Industrial Electronics, 2012
(accepted, article in press).
M. Shahbazi, P. Poure, S. Saadate, M. R. Zolghadri, FPGA-based Fast Detection with Reduced
Sensor Count for a Fault-Tolerant Three-Phase Converter, IEEE Trans. on Industrial Informatics,
2012 (accepted, article in press).
M. Shahbazi, P. Poure, S. Saadate, M. R. Zolghadri, Fault Tolerant Five-Leg Converter Topology
with FPGA-based Reconfigurable Control, IEEE Trans. on Industrial Electronics, 2012 (accepted,
article in press).
M. Shahbazi, P. Poure, S. Saadate, M. R. Zolghadri, Five-leg converter topology for wind energy
conversion system with doubly fed induction generator, Elsevier, Renewable Energy, vol. 36, pp.
3187-3194, 2011.
M. Shahbazi, P. Poure, M. R. Zolghadri, S. Saadate, "Six-Leg AC-AC Fault Tolerant Converter with
Reduced Extra-Sensor Number ", IREE, International Review of Electrical Engineering, February
2011, Vol. 6, No. 1.
Communications :
M. Shahbazi, M.R. Zolghadri, P. Poure, S. Saadate; Implementation and Hardware in the Loop
Verification of Five-Leg Converter Control System on a FPGA, IECON 2011.
M. Shahbazi, A. Gaillard, P. Poure, M. R. Zolghadri, FPGA-based fault tolerant scheme with
reduced extra-sensor number for WECS with DFIG, ISIE 2011.
M. Shahbazi, M.R. Zolghadri, P. Poure, S. Saadate; Fast Detection of Open-Switch Faults with
Reduced Sensor Count for a Fault-Tolerant Three-Phase Converter; PEDSTC 2011.
139
140
Rfrences bibliographiques
A:
[Abad2011] G. Abad, J. Lpez, M. Rodriguez, L. Marroyo, G. Iwanski, and others, Doubly
Fed Induction Machine: Modeling and Control for Wind Energy Generation Applications,
vol. 86: Wiley-IEEE Press, 2011.
[Abrahamsen2000] F. Abrahamsen, C. Klumpner, F. Blaabjerg, K. Ries, and H. Rasmussen,
"Fuse protection of IGBT's against rupture," Proceed. of NORPIE, pp. 64-68, 2000.
[Ambusaidi2010] K. Ambusaidi, V. Pickert, and B. Zahawi, "New circuit topology for fault
tolerant H-bridge dc-dc converter," IEEE Transactions on Power Electronics, vol. 25, pp.
1509-1516, 2010.
[Amirat2009] Y. Amirat, M. E. H. Benbouzid, E. Al-Ahmar, B. Bensaker, and S. Turri, "A brief
status on condition monitoring and fault diagnosis in wind energy conversion systems,"
Renewable & Sustainable Energy Reviews, vol. 13, pp. 2629-2636, 2009.
[An2011] Q. T. An, L. Z. Sun, K. Zhao, and L. Sun, "Switching Function Model-Based FastDiagnostic Method of Open-Switch Faults in Inverters Without Sensors," IEEE Transactions
On Power Electronics, vol. 26, pp. 119-126, 2011.
B:
[Baroudi2007] J. A. Baroudi, V. Dinavahi, A. M. Knight, A review of power converter
topologies for wind generators, Renewable Energy, Vol. 32, Issue 14, pp. 2369-2385,
November 2007.
[Barriuso2009] P. Barriuso, J. Dixon, P. Flores, and L. Moran, "Fault-Tolerant Reconfiguration
System for Asymmetric Multilevel Converters Using Bidirectional Power Switches," IEEE
Transactions On Industrial Electronics, vol. 56, pp. 1300-1306, 2009.
[Blaabjerg2002] F. Blaabjerg, F. Iov, K. Ries, Fuse protection of IGBT modules against
explosions, Journal of Power Electronics, vol. 2, no. 2, pp. 88-94, April 2002.
[Bojoi2008] R. Bojoi, P. Guglielmi, and G. M. Pellegrino, "Sensorless direct field-oriented
control of three-phase induction motor drives for low-cost applications," IEEE Transactions
on Industry Applications, vol. 44, pp. 475-481, 2008.
143
[Bouscayrol2005] A. Bouscayrol, B. Francois, P. Delarue, and J. Niiranen, "Control

implementation of a five-leg AC-AC converter to supply a three-phase induction machine,"
Ieee Transactions On Power Electronics, vol. 20, pp. 107-115, 2005.
[Braun1997] D. Braun, D. Pixler, and P. LeMay, "IGBT module rupture categorization and
testing," Proceedings of IEEE Industry Applications Society Annual Meeting, New Orleans
pp. 1259-1266.
C:
[Ceballos2011] S. Ceballos, J. Pou, J. Zaragoza, E. Robles, J. L. Villate, and J. L. Martin, "Faulttolerant neutral-point-clamped converter solutions based on including a fourth resonant
leg," IEEE Transactions on Industrial Electronics, vol. 58, pp. 2293-2303, 2011.
[Cruz2011] S. M. A. Cruz, M. Ferreira, A. M. S. Mendes, and A. J. M. Cardoso, "Analysis and
diagnosis of open-circuit faults in matrix converters," Industrial Electronics, IEEE
Transactions on, vol. 58, pp. 1648-1661, 2011.
D:
[Datta2002] R. Datta and V. T. Ranganathan, "Variable-speed wind power generation using
doubly fed wound rotor induction machine - A comparison with alternative schemes," IEEE
Transactions On Energy Conversion, vol. 17, pp. 414-421, 2002.
[de Castro2003] A. de Castro, P. Zumel, O. Garcia, T. Riesgo, J. Uceda, "Concurrent and
simple digital controller of an AC/DC converter with power factor correction based on an
FPGA," IEEE Transactions On Power Electronics, vol. 18, pp. 334-343, 2003.
[Delarue2003] P. Delarue, A. Bouscayrol, and E. Semail, "Generic control method of multileg
voltage-source-converters for fast practical implementation," IEEE Transactions on Power
Electronics, vol. 18, pp. 517-526, Mar 2003.
[Diallo2005] D. Diallo, M. E. H. Benbouzid, D. Hamad, and X. Pierre, "Fault detection and
diagnosis in an induction machine drive: A pattern recognition approach based on concordia
stator mean current vector," IEEE Transactions On Energy Conversion, vol. 20, pp. 512-519,
2005.
[Duan2011] P. Duan, K. G. Xie, L. Zhang, and X. L. Rong, "Open-Switch Fault Diagnosis and
System Reconfiguration of Doubly fed Wind Power Converter Used in a Microgrid," IEEE
Transactions On Power Electronics, vol. 26, pp. 816-821, 2011.
144
[Dujic2009] D. Dujic, M. Jones, S. N. Vukosavic, and E. Levi, "A General PWM Method for a
(2n + 1)-Leg Inverter Supplying n Three-Phase Machines," IEEE Transactions on Industrial
Electronics, vol. 56, pp. 4107-4118, 2009.
G:
[Gaillard2010] A. Gaillard, "Systme olien bas sur une MADA : contribution ltude de la
qualit de lnergie lectrique et de la continuit de service," thse de doctorat de Nancy
Universite, 2010.
[Galvez-Carrillo2011] M. Galvez-Carrillo and M. Kinnaert, "Sensor fault detection and
isolation in doubly-fed induction generators accounting for parameter variations,"
Renewable Energy, vol. 36, pp. 1447-1457, 2011.
H:
[Hameed2009] Z. Hameed, Y. S. Hong, Y. M. Cho, S. H. Ahn, and C. K. Song, "Condition
monitoring and fault detection of wind turbines and related algorithms: A review,"
Renewable & Sustainable Energy Reviews, vol. 13, pp. 1-39, 2009.
I:
[Idkhajine2009] L. Idkhajine, E. Monmasson, M. W. Naouar, A. Prata, and K. Bouallaga,
"Fully integrated FPGA-based controller for synchronous motor drive," Industrial Electronics,
IEEE Transactions on, vol. 56, pp. 4006-4017, 2009.
J:
[Jacobina2003] C. B. Jacobina, R. L. D. Ribeiro, A. M. N. Lima, and E. R. C. da Silva, "Faulttolerant reversible AC motor drive system," IEEE Transactions on Industry Applications, vol.
39, pp. 1077-1084, Jul-Aug 2003.
[Jacobina2006] C. B. Jacobina, I. S. de Freitas, E. R. C. da Silva, A. M. N. Lima, and R. L. D.
Ribeiro, "Reduced switch count dc-link ac-ac five-leg converter," Ieee Transactions On
Power Electronics, vol. 21, pp. 1301-1310, 2006.
[Jacobina2007] C. B. Jacobina, I. S. de Freitas, and A. M. N. Lima, "DC-Link Three-Phase-toThree-Phase Four-Leg Converters," IEEE Transactions on Industrial Electronics, vol. 54, pp.
1953-1961, 2007.
145
[Jacobina2008] C. B. Jacobina, E. C. dos Santos, E. R. C. da Silva, M. B. D. R. Correa, A. M. N.

Lima, and T. M. Oliveira, "Reduced switch count multiple three-phase ac machine drive
systems," Ieee Transactions On Power Electronics, vol. 23, pp. 966-976, 2008.
[Jones2008-1] M. Jones, S. N. Vukosavic, D. Dujic, E. Levi, and P. Wright, "Five-leg inverter
PWM technique for reduced switch count two-motor constant power applications," IET,
Electric Power Applications, vol. 2, pp. 275-287, 2008.
[Jones2008-2] M. Jones, D. Dujic and E. Levi, "A performance comparison of PWM
techniques for five-leg VSIs supplying two-motor drives," IECON 2008, pp. 508-513.
K:
[Karimi2008] S. Karimi, A. Gaillard, P. Poure, and S. Saadate, "FPGA-Based Real-Time Power
Converter Failure Diagnosis for Wind Energy Conversion Systems," IEEE Transactions On
Industrial Electronics, vol. 55, pp. 4299-4308, 2008.
[Karimi2009-1] S. Karimi, A. Gaillard, P. Poure, and S. Saadate, "Current Sensor FaultTolerant Control for WECS With DFIG," IEEE Transactions On Industrial Electronics, vol. 56,
pp. 4660-4670, 2009.
[Karimi2009-2] S. Karimi, "Continuit de service des convertisseurs triphass de puissance et
prototypage "FPGA in the loop": application au filtre actif parallle", Thse de doctorat,
Universit Henri Poincar, 2009.
[Karimi2010] S. Karimi, P. Poure, and S. Saadate, "An HIL-Based Reconfigurable Platform for
Design, Implementation, and Verification of Electrical System Digital Controllers," IEEE
Transactions on Industrial Electronics, vol. 57, pp. 1226-1236, 2010.
[Kazemi2010] M. V. Kazemi, A. S. Yazdankhah, and H. M. Kojabadi, "Direct power control of
DFIG based on discrete space vector modulation," Renewable Energy, vol. 35, pp. 10331042, 2010.
[Kim2009] T. J. Kim, W. C. Lee, and D. S. Hyun, "Detection Method for Open-Circuit Fault in
Neutral-Point-Clamped Inverter Systems," IEEE Transactions On Industrial Electronics, vol.
56, pp. 2754-2763, 2009.
[Kimura2005] Y. Kimura, M. Hizume, and K. Matsuse, "Independent vector control of two
PM motors with five-leg inverter by the expanded two-arm modulation method," in
European Conference on Power Electronics and Applications, 2005.
146
[Kwak2010] S. Kwak, "Fault-tolerant structure and modulation strategies with fault

detection method for matrix converters," IEEE Transactions on Power Electronics, vol. 25,
pp. 1201-1210, 2010.
[Kwak2012] S. Kwak, "Four-Leg-Based Fault-Tolerant Matrix Converter Schemes Based on
Switching Function and Space Vector Methods," IEEE Transactions On Industrial Electronics,
vol. 59, pp. 235-243, 2012.
L:
[Ledezma2001] E. Ledezma, B. McGrath, A. Muoz, and T. A. Lipo, "Dual AC-drive system
with a reduced switch count," Industry Applications, IEEE Transactions on, vol. 37, pp. 13251333, 2001.
[Li2012-1] J. Li, A. Q. Huang, Z. G. Liang, and S. Bhattacharya, "Analysis and Design of Active
NPC (ANPC) Inverters for Fault-Tolerant Operation of High-Power Electrical Drives," IEEE
[Li2012-2] Y. Li, N. S. Choi, B. M. Han, and E. C. Nho, "Direct Duty-ratio Modulated Faulttolerant Strategy for Matrix Converter-fed Motor Drives," Journal of Power Electronics, vol.
12, pp. 24-32, 2012.
[Liu2009] C. W. Liu, B. Wu, N. R. Zargari, D. W. Xu, and J. C. Wang, "A Novel Three-Phase
Three-Leg AC/AC Converter Using Nine IGBTs," Ieee Transactions On Power Electronics, vol.
24, pp. 1151-1160, 2009.
M:
[Malinowski2001] M. Malinowski, "Sensorless control strategies for three-phase PWM
rectifiers," Ph.D thesis, Warsaw University of Technology, Poland, 2001.
[Masrur2010] M. A. Masrur, Z. Chen, and Y. Murphey, "Intelligent diagnosis of open and
short circuit faults in electric drive inverters for real-time applications," Iet Power
[Mendes2006] A. M. S. Mendes and A. J. M. Cardoso, "Fault-tolerant operating strategies
applied to three-phase induction-motor drives," IEEE Transactions On Industrial Electronics,
vol. 53, pp. 1807-1817, 2006.
147
[Mirecki2005] A. Mirecki, Etude comparative de chanes de conversion dnergie ddies

une olienne de petite puissance, Thse de doctorat de lInstitut National Polytechnique
de Toulouse, 2005.
[Monmasson2011-1] E. Monmasson, L. Idkhajine, M. N. Cirstea, I. Bahri, A. Tisan, and M. W.
Naouar, "FPGAs in Industrial Control Applications," IEEE Transactions On Industrial
Informatics, vol. 7, pp. 224-243, 2011.
[Monmasson2011-2] E. Monmasson, L. Idkhajine, and M. W. Naouar, "FPGA-based
Controllers," IEEE Industrial Electronics Magazine, vol. 5, pp. 14-26, 2011.
[Muller2002] S. Muller, M. Deicke, R. W. De Doncker, Doubly fed induction generator
systems for wind turbines, IEEE Industry Applications Magazine, pp. 26-33, May-June 2002.
[Multon2004] B. Multon ; X. Roboam ; B Dakyo ; C. Nichita ; O Gergaud ; H. Ben Ahmed,
Arognrateurs lectriques, Techniques de lIngnieur, Traits de gnie lectrique,
D3960, Novembre 2004.
[Munteanu2010] I. Munteanu, A. I. Bratcu, S. Bacha, D. Roye, and J. Guiraud, "Hardware-inthe-Loop-based Simulator for a Class of Variable-speed Wind Energy Conversion Systems:
Design and Performance Assessment," IEEE Transactions On Energy Conversion, vol. 25, no.
2, pp. 564-576, 2010.
N:
[Nian2011] H. Nian, Y. P. Song, P. Zhou, and Y. K. He, "Improved Direct Power Control of a
Wind Turbine Driven Doubly Fed Induction Generator During Transient Grid Voltage
Unbalance," IEEE Transactions On Energy Conversion, vol. 26, pp. 976-986, 2011.
O:
[Ormaetxea2011] E. Ormaetxea, J. Andreu, I. Kortabarria, U. Bidarte, I. M. de Alegria, E.
Ibarra, and E. Olaguenaga, "Matrix Converter Protection and Computational Capabilities
Based on a System on Chip Design With an FPGA," Power Electronics, IEEE Transactions on,
vol. 26, pp. 272-287, 2011.
P:
[Pei2012] X. J. Pei, S. S. Nie, Y. Chen, and Y. Kang, "Open-Circuit Fault Diagnosis and FaultTolerant Strategies for Full-Bridge DC-DC Converters," IEEE Transactions On Power
148
[Petersson2005] A. Petersson, Analysis, modeling and control of doubly-fed induction

generators for wind turbines: Chalmers University of Technology Goteborg,, Sweden, 2005.
[Poitiers2003] F. Poitiers, " Etude et commande de gnratrices asynchrones pour
l'utilisation de l'nergie olienne," thse de doctorat de luniversit de Nantes, France,
2003.
R:
[Ribeiro2003] R. L. D. Ribeiro, C. B. Jacobina, E. R. C. da Silva, and A. M. N. Lima, "Fault
detection of open-switch damage in voltage-fed PWM motor drive systems," IEEE
[Ribeiro2004] R. L. D. Ribeiro, C. B. Jacobina, E. R. C. da Silva, and A. M. N. Lima, "Faulttolerant voltage-fed PWM inverter AC motor drive systems," IEEE Transactions On Industrial
[Rodrguez2005] J. R. Rodrguez, J. W. Dixon, J. R. Espinoza, J. Pontt, and P. Lezana, "PWM
regenerative rectifiers: State of the art," IEEE Transactions on Industrial Electronics, vol. 52,
pp. 5-22, 2005.
[Rodriguez-Andina2007] J. J. Rodriguez-Andina, M. J. Moure, and M. D. Valdes, "Features,
design tools, and application domains of FPGAs," IEEE Transactions On Industrial Electronics,
vol. 54, pp. 1810-1823, 2007.
[Rodriguez2011] J. Rodriguez, M. A. guez Blanco, A. Claudio-Sanchez, D. Theilliol, L. G. VelaValdes, P. Sibaja-Tern, L. Hernandez-Gonzalez, and J. Aguayo-Alquicira, "A failure-detection
strategy for IGBT based on gate-voltage behavior applied to a motor drive system," IEEE
Transactions on Industrial Electronics, vol. 58, pp. 1625-1633, 2011.
[Rothenhagen2009-1] K. Rothenhagen and F. W. Fuchs, "Doubly Fed Induction Generator
Model-Based Sensor Fault Detection and Control Loop Reconfiguration," IEEE Transactions
On Industrial Electronics, vol. 56, pp. 4229-4238, 2009.
[Rothenhagen2009-2] K. Rothenhagen and F. W. Fuchs, "Current Sensor Fault Detection,
Isolation, and Reconfiguration for Doubly Fed Induction Generators," IEEE Transactions On
Industrial Electronics, vol. 56, pp. 4239-4245, 2009.
149
S:
[Sae-Kok2010] W. Sae-Kok, D. M. Grant, and B. W. Williams, "System reconfiguration under
open-switch faults in a doubly fed induction machine," Iet Renewable Power Generation,
vol. 4, pp. 458-470, 2010.
[Sleszynski2009] W. Sleszynski, J. Nieznanski, and A. Cichowski, "Open-Transistor Fault
Diagnostics in Voltage-Source Inverters by Analyzing the Load Currents," IEEE Transactions
On Industrial Electronics, vol. 56, pp. 4681-4688, 2009.
[Shahbazi2011] M. Shahbazi, P. Poure, M. Reza Zolghadri, S. Saadate, Six-Leg AC-AC Fault
Tolerant Converter with Reduced Extra-Sensor Number, International Review of Electrical
Engineering (IREE), Vol. 6. n. 1, pp. 132-138, Feb. 2011.
[Shu2008] Z. L. Shu, Y. H. Guo, and J. S. Lian, "Steady-state and dynamic study of active
power filter with efficient FPGA-based control algorithm," IEEE Transactions On Industrial
T:
[Trabelsi2012] M. Trabelsi, M. Boussak, and M. Gossa, "PWM-Switching pattern-based
diagnosis scheme for single and multiple open-switch damages in VSI-fed induction motor
drives," Isa Transactions, Elsevier Science Inc, vol. 51, pp. 333-344, 2012.
V:
[Vallon2003] J. Vallon, Introduction ltude de la fiabilit des cellules de commutation
IGBT sous fortes contraintes, Thse de doctorat de lInstitut National Polytechnique de
Toulouse, France, 2003.
[Vas1998] P. Vas, Sensorless vector and direct torque control, vol. 729: Oxford university
press Oxford, UK, 1998.
W:
[Welchko2004] B. A. Welchko, T. A. Lipo, T. M. Jahns, and S. E. Schulz, "Fault tolerant threephase AC motor drive topologies: A comparison of features, cost, and limitations," IEEE
150
Y:
[Yazdani2011] A. Yazdani, H. Sepahvand, M. L. Crow, and M. Ferdowsi, "Fault Detection and
Mitigation in Multilevel Converter STATCOMs," IEEE Transactions On Industrial Electronics,
vol. 58, pp. 1307-1315, 2011.
Z:
[Zhang2008] Y. M. Zhang and J. Jiang, "Bibliographical review on reconfigurable faulttolerant control systems," Annual Reviews In Control, vol. 32, pp. 229-252, 2008.
[Zhi2010] D. W. Zhi, L. Xu, and B. W. Williams, "Model-Based Predictive Direct Power
Control of Doubly Fed Induction Generators," IEEE Transactions On Power Electronics, vol.
25, pp. 341-351, 2010.
[Zhou2002] K. Zhou and D. Wang, "Relationship between space-vector modulation and
three-phase carrier-based PWM: a comprehensive analysis [three-phase inverters],"
Industrial Electronics, IEEE Transactions on, vol. 49, pp. 186-196, 2002.
[Zidani2008] F. Zidani, D. Diallo, M. E. H. Benbouzid, and R. Nait-Said, "A fuzzy-based
approach for the diagnosis of fault modes in a voltage-fed PWM inverter induction motor
drive," IEEE Transactions on Industrial Electronics, vol. 55, pp. 586-593, 2008.
151
Rsum
Les convertisseurs statiques triphass AC/DC/AC structure tension sont largement utiliss dans
de nombreuses applications de puissance. La continuit de service de ces systmes ainsi que leur
scurit, leur fiabilit et leurs performances sont aujourdhui des proccupations majeures de ce
domaine li lnergie. En effet, la dfaillance du convertisseur peut conduire la perte totale ou
partielle du contrle des courants de phase et peut donc provoquer de graves dysfonctionnements du
systme, voire son arrt complet. Afin d'empcher la propagation du dfaut aux autres composants du
systme et assurer la continuit de service en toute circonstance lors dune dfaillance du
convertisseur, des topologies de convertisseur fault tolerant associes des mthodes efficaces et
rapides de dtection et de compensation de dfaut doivent tre mises en uvre.
Dans ce mmoire, nous tudions la continuit de service de trois topologies de convertisseurs
AC/DC/AC avec ou sans redondance, lors de la dfaillance dun de leurs interrupteurs. Deux
applications sont cibles : lalimentation d'une charge RL triphase et un systme olien de
conversion de lnergie bas sur une MADA. Un composant FPGA est utilis pour la dtection du
dfaut, afin de rduire autant que possible son temps de dtection. Des variantes permettant
doptimiser la mthode de dtection de dfaut sont galement proposes et values. Les trois
topologies de convertisseurs proposes, associes leurs contrleurs, ont t valides de la
modlisation/ simulation la validation sur banc de test exprimental, en passant par le prototypage
FPGA in the Loop du FPGA, destin plus spcifiquement la dtection du dfaut.
Mot cls :
Continuit de service, Fault tolerant, FPGA, Convertisseur AC/DC/AC, Eolienne, MADA.
Abstract:
AC/DC/AC converters are widely being used in a variety of power applications. Continuity of
service of these systems as well as their reliability and performances are now of the major concerns.
Indeed, the failure of the converter can lead to the total or partial loss of the control of the phase
currents and can cause serious system malfunction or shutdown. Thus, uncompensated faults can
quickly endanger the system. Therefore, to prevent the spread of the fault to the other system
components and to ensure continuity of service, fault tolerant converter topologies associated to quick
and effective fault detection and compensation methods must be implemented.
In this thesis, we present the continuity of service of three AC/DC/AC fault tolerant converters
with or without redundancy, in the presence of a fault in one of their switches. Two types of
applications are studied: the supply off a three-phase charge and a wind energy conversion system
based on a DFIG. An FPGA based implementation is used for fault detection, in order to reduce the
detection time as much as possible. Three optimizations in the fault detection method are also
presented. During these researches, the three proposed converter topologies and their controllers are
validated in simulations and also experimentally, while being validated in a FPGA in the Loop
prototyping.
Keywords:
Continuity of service, Fault tolerant, FPGA, AC/DC/AC converters, Wind energy conversion system,
DFIG.

Contribution A L'etude Des Convertisseurs

Загружено:

Сведения о документе

Оригинальное название

Авторское право

Доступные форматы

Поделиться этим документом

Поделиться или встроить документ

Параметры публикации

Этот документ был вам полезен?

Это неприемлемый материал?

Авторское право:

Доступные форматы

Contribution A L'etude Des Convertisseurs

Загружено:

Авторское право:

Доступные форматы

AVERTISSEMENT

Ce document est le fruit d'un long travail approuv par le jury de

Code de la Proprit Intellectuelle. articles L 122. 4

DOCTEUR de lUniversit de Lorraine

Professeur, IREENA, Saint-Nazaire

Professeur, G2ELab, Grenoble

Ingnieur R&D, Socomec, Benfeld

Thse prpare aux Laboratoires GREEN (Groupe de Recherche en Electrotechnique et Electronique

Table des matires

Table des matires

Topologie de convertisseur 6 bras avec bras redondant ............................................... 10

Systme olien fault tolerant tudi .............................................................................. 11

Systmes oliens de conversion de lnergie ......................................................... 11

Description du systme olien ............................................................................... 12

Modlisation de la partie lectrique du systme olien ........................................ 12

Mthode de dtection de dfaut ................................................................................... 19

Critre temporel de dtection de dfaut interrupteurs non idaux ................... 24

Choix de la cible numrique ................................................................................... 27

Mthodologie de prototypage ............................................................................... 28

Paramtres du systme olien modlis et simul................................................ 33

Rsultats de Modlisation/Simulation ................................................................... 33

Prototypage FPGA in the Loop ............................................................................ 42

Validation exprimentale ....................................................................................... 45

Topologie de Convertisseur 6/5 bras ............................................................................. 64

Gnration des ordres de commande.................................................................... 64

Etude comparative des convertisseurs 5 et 6 bras................................................. 69

Contrleur reconfigurable tolrant aux dfauts ............................................................ 70

Alimentation dune charge triphase RL ................................................................ 70

Table des matires

Systme olien bas sur une MADA ...................................................................... 72

Dtection de dfaut ....................................................................................................... 74

Optimisations de la mthode de dtection de dfaut................................................... 74

Validation du convertisseur 6/5 bras fault tolerant ................................................... 80

Paramtres des systmes tudis.......................................................................... 81

Rsultats du prototypage FPGA in the Loop....................................................... 89

Rsultats Exprimentaux sur bancs de tests.......................................................... 92

Conclusion .................................................................................................................... 101

Convertisseur tolrant au dfaut a 5/4 bras........................................................................ 105

Introduction ................................................................................................................. 105

Structure du convertisseur fault tolerant ............................................................ 106

Fonctionnement avant dfaut en convertisseur cinq bras .................................. 108

Fonctionnement aprs dfaut en convertisseur 4 bras ....................................... 108

Capacit de production de tension de la topologie 4 bras .................................. 112

Contrleur reconfigurable ........................................................................................... 114

Validation fonctionnelle par Modlisation/Simulation ............................................... 114

Paramtres du systme ....................................................................................... 115

Rsultats de Modlisation/Simulation................................................................. 115

Validation par prototypage FPGA in the Loop .................................................. 120

Validation exprimentale sur banc de test .......................................................... 123

Conclusion ................................................................................................................... 126

Conclusion gnrale et perspectives ...................................................................................... 129

ASIC ......................................... Application Specific Integrated Circuit

Liste non-exhaustive des principaux paramtres et variables

condensateur du bus continu ..............................................................

signal issu du premier comparateur de la dtection de dfaut

couple lectromagntique de la MADA ..............................................

diodes connectes en antiparallle de  ............................................

 , , ,  blocs de Dtection de Dfaut dans mthode 1 doptimisation ..........

issues des blocs de Dtection de Dfaut dans mthode 1 .................

courants statoriques dans le repre de Park.......................................

courants rotoriques dans le repre de Park ........................................

signal de dfaut issu du deuxime comparateur de la dtection

gain des convertisseurs .......................................................................

diodes connectes en antiparallle de ............................................

, , , blocs de Dtection de Dfaut dans mthode 1 doptimisation ..........

,- ./ , , 0 tensions simples au ct 1 du convertisseur .......................................

,1 ./ , , 0 tensions simples au ct 2 du convertisseur .......................................

Figure 1-39 : Evolution temporelle du courant rotorique et de sa rfrence

Figure 1-43 : Evolution temporelle du courant et de sa rfrence