1

SUMADOR-RESTADOR DE 4 BITS FORMA 1.

Edixon Len Cardozo, Cristian Camilo Gonzlez.
Universidad Distrital Francisco Jos de Caldas
eleonc@correo.udistrital.edu.co
crcgonzalezc@correo.udistrital.edu.co
Bogot D.C., Colombia

I.

INTRODUCCIN

decimal 2. La tabla 1 muestra el mapa de Karnaugh para 3

variables.

En electrnica un sumador es un circuito lgico que

calcula la operacin suma. En los computadores modernos
se encuentra en lo que se denomina Unidad aritmticolgica (ALU). Generalmente realizan las operaciones
aritmticas en cdigo binario decimal o BCD exceso 3, por
regla general los sumadores emplean el sistema binario.
Las entradas son A, B, Cin que son las entradas de bits A y
B, y Cin es la entrada de acarreo. Por otra parte, la salida es
S y Cout es la salida de acarreo o carry.

II.

OBJETIVO

Disear, construir y probar un sumador restador forma 1,

cada operando de 4 bits, todo esto con los criterios
expuestos en la teora como mapas de Karnaught.

III.

MARCO TERICO

Tabla 1. Tabla de variables

Mapas de karnaught:
Un mapa de Karnaugh es una representacin grfica de
una funcin lgica a partir de una tabla de verdad. El
nmero de celdas del mapa es igual al nmero de
combinaciones que se pueden obtener con las variables de
entrada. Los mapas se pueden utilizar para 2, 3, 4 y 5
variables. La simplificacin de expresiones lgicas
mediante el mapa de Karnaugh utiliza un mtodo grfico
basado en la Suma de Productos. Mapa de Karnaugh de
tres variables
El mapa de Karnaugh se construye a partir de la tabla
de verdad de la funcin lgica. El mapa por medio de una
matriz de 8 celdas, representa los ocho mintrminos
posibles que se pueden obtener con tres variables, en un
arreglo de una matriz de 2x4. Por tanto, la primera fila
contiene el primer valor posible ("0") y la segunda fila el
valor ("1").
Las variables 2 y 3 se agrupan por columna y se
distribuyen en las cuatro columnas de acuerdo a las
combinaciones posibles para obtener los mintrminos
requeridos. Sus valores son 00, 01, 10 y 11. Por ejemplo, la
celda m2 corresponde al mintrmino 2, ubicado en la fila 0
y la columna 10. La unin de estos dos nmeros da el
nmero 010, cuyo equivalente es el trmino ABC el

Figura 1. Mapas de karnaugh para tabla 1.

La caracterstica de ordenamiento de un mapa de

Karnaugh radica en el cambio de un solo bit en los
trminos de las celdas adyacentes de filas y columnas. En
la figura 2 las entradas BC se colocan secuencialmente,
cambiando cada vez una sola variable, por eso resulta el
orden: 00, 01, 11 y 10. En la interactividad 2.4.1., la
pulsacin de cada cuadro activa el mintrmino
correspondiente.

Figura 2. Ejemplo mapa de Karnaught

2
Por ejemplo, la variable C est negada en m4 y m5 no
lo est, mientras que A y B no cambia. Las celdas de los
bordes superior e inferior e izquierdo y derecho tambin
cumplen esta condicin al agruparlas unas a otras. En el
teorema 12 de la leccin 1, se demuestra que la suma de los
trminos mnimos en celdas adyacentes pueden ser
simplificadas en un trmino AND de dos literales. Por
consiguiente, aplicando el teorema para los trminos m4 y
m5 del mapa se tiene:
m4 + m5 = ABC + ABC = AB(C+C) = AB
Los trminos m4 y m6 se pueden asociar de la misma
forma:
m4 + m6 = ABC + ABC = AC(B+B) = AC

-Un ejemplo sera el siguiente:

variables B y C. El segundo grupo da como resultado el

trmino BC por el cambio existente en la variable A.
En total, la funcin queda reducida a la expresin:

F1 = A + BC
Circuitos Aritmticos:
Dentro de las muchas tareas que pueden ejecutar las
computadoras, existen operaciones muy bsicas, las
cuales son utilizadas por ellas mismas para su toma
de decisiones o incluso para facilitarnos la accin de
realizar algunas tareas que pueden llegar a ser tediosas
o que requieren realizarse en un tiempo corto. Existen 2
grupos de operaciones que deben tomarse en cuenta,
las lgicas y las aritmticas. Estos 2 grupos de
operaciones son ejecutados dentro de la computadora por la
ALU (Unidad Lgica Aritmtica). En esta prctica, se
descartaran
las
operaciones lgicas, para tratar
exclusivamente la operacin
Sumador Completo:

Tabla 2. Ejemplo diseo mapa de Karnaught a partir de una tabla de

verdad.

El sumador completo es un circuito combinacional que

forma la suma aritmtica de 3 bits de entrada. Este
consiste en 3 entradas y 2 salidas. 2 de las variables
de entrada denotadas por A y B representan los 2 bits
significativos que se agregan; la tercera entrada
denotada Cin representa el bit de arrastre de la
posicin previa menos significativa. El resultado de estos
3 bits produce 2 bits, ya que el resultado vara de 0 a 3 y
para representar los nmeros binarios 2 y 3 se necesitan 2
dgitos; Estas 2 salidas se denotan por S para la suma y
Cout para el bit de arrastre o acarreo.

El mapa de Karnaugh se configura de acuerdo a los

mintrminos iguales a 1 y las celdas se agrupan tal como en
la figura

Tabla2. Tabla de verdad del sumador completo.

Figura 2. Mapa de karnaught para tabla 2

El primer grupo se forma con los mintrminos m4, m5,

m6 y m7 y el segundo grupo con los mintrminos m3 y m7.
Del primer grupo resulta el trmino A ya que para las
cuatro columnas de la tabla existen transiciones entre las

Con su respectivo mapa de Karnaught:

3
Figura 2. Mapa de karnaught para suamdor completo.

cuatro bits cuatro sumadores. En la figura se muestra un

sumador de cuatro bits.

La salida Cout est dada por:

Cout = AB + ACin + BCin
S = Cin

Que se puede representar a nivel de compuerta as:

Figura 4. Diagrama a bloques de un circuito sumador completo de 4 bits

El smbolo lgico del sumador restador de cuatro bits se

muestra en la figura 5.

Figura 3. Mapa para la salida Cout de un Sumador Completo.

Sumador restador de 4 bits:

La suma de dos nmeros binarios de cuatro bits se realiza de
derecha a izquierda, teniendo en cuenta los correspondientes
posiciones significativas y el bit de arrastre (acarreo Cinx). El bit
de arrastre generado en cada posicin se utiliza en la siguiente
posicin significativa. La figura 4. Muestra la suma de dos
nmeros de cuatro bits.

Figura 5. Circuito lgico del sumador restador

Cuya representacin por medio de compuertas seria la

siguiente:

Figura 4. Suma binaria de cuatro bits

En un sumador completo, la suma de un par de bits genera

un bit de acarreo. Un sumador de 2 nmeros de n bits se
puede implementar de la forma descrita a continuacin. Los
bits de la posicin menos significativa se suman con un
acarreo inicial de 0, generando el bit de suma y el de
acarreo. El bit de acarreo generado es usado por el par de
dgitos en la siguiente posicin significativa. La suma se
propaga de derecha a izquierda segn los acarreos
generados en cada sumador y los sumandos presentes. Por
consiguiente, la suma de dos 2 nmeros binarios de n bits
se puede implementar mediante la utilizacin de n
sumadora completa. As, para nmeros binarios de dos bits
se necesitan dos sumadores completos; para nmeros de

Figura 6. Diagrama sumador de 4 bits.

IV.

MATERIALES

Dip Switch
El DIP switch no es ms que un arreglo de interruptores en
lnea, de ah el nombre DIP Switch ya que DIP es la sigla
en ingls para Dual-In Package que espaol es algo as
como empaquetado en doble fila.
A los DIP Swicthes se les puede encontrar de diferentes
tamaos y presentaciones, pero el que se recomienda para
este proyecto es el de 3 switches que es el ms pequeo que
se puede encontrar debido a que solo se utilizarn dos de
esos 3 switches para el proyecto.

V.

DESCRIPCION FUNCIONAL

Montaje:

Figura 2. Dip switch

Suma

Sumador Binario 74LS83

Es un circuito integrado que realiza la funcin de sumador
total, efecta la suma de dos nmeros binarios de 4 bits.

Resta

Figura 7. Estructura sumador 74LS83

Compuerta xor 74ls86

La puerta xor, compuerta xor u or exclusiva es una puerta
lgica digital que implementa el o exclusivo; es decir, una
salida verdadera (1/high) resulta si una, y solo una de las
entradas a la puerta es verdadera. si ambas entradas son
falsas (0/low) o ambas son verdaderas, resulta en una salida
falsa.

Tabla de valores posibles en la entrada:

5
A4
A3
A1
A0

0
0
0
0

U1
10
8
3
1
11
7
4
16

U2

B3
B2
B1
B0

0
0
0
0

S/R

13

A1
A2
A3
A4

S1
S2
S3
S4

9
6
2
15

U6

B1
B2
B3
B4
C0

C4

14

XOR

D5

D1

D2

D3

D4

LED-BIGY

LED-BIGY

LED-BIGY

LED-BIGY

LED-BIGY

74LS83
XOR

U3

XOR

U4

XOR

U5

XOR

Figura 5. Montaje practico

Tabla 3: Tabla e posibles valores que pueden tomar los operandos A y B.

-Tabla de valores posibles en la salida

VII.

SIMULACIONES

Las respectivas simulaciones se anexan en la

siguiente hoja, ya que su tamao no permite adaptarse
adecuadamente al formato IEEE para trabajos
escritos.

VIII.

CONCLUSIONES

Para proceder al diseo del sumador restador forma 1 es

posible elaborar una tabla de verdad que muestre los
diversos valores de entrada y salida para todos los casos
posibles.
El circuito integrado 74ls83 sirve como sumado o restador
segn su carry de entra si esta en 0 suma y si esta en 1 resta
Si el sumador superior tiene acarreo ("1"), ste se refleja en
la suma al lado izquierdo de la sumatoria final.
A partir de una tabla de verdad se pueden determinar sus
respectivos mapas de Karnaught para as lograr una
simplificacin mxima del circuito lo cual resulta bastante
prctico a la hora de ejecutar el montaje a realizar
Tabla 4. Valores posibles en la salida

IX.

BIBLIOGRAFIA

[1]. R. l. boylestad, Electrnica teora de circuitos, Mxico:

Pearson Educacin, 1997.

VI.

DESCRIPCION ESTRUCTURAL

[2].
http://www.virtual.unal.edu.co/cursos/ingenieria/2000477/i
ndex.html
[3]
http://clrueda.docentes.upbbga.edu.co/web_digitales/Tema
_1/spcs.html
[4] http://www.unicrom.com/Tut_compuertas_basicas.asp

Anexo 1 Simulaciones
SUMANDO:

7
1111+0011=10010

A4
A3
A1
A0

1
1
1
1

U1
10
8
3
1
11
7
4
16

U2

B3
B2
B1
B0

0
0
1
1

S/R

A1
A2
A3
A4

9
6
2
15

S1
S2
S3
S4

U6

B1
B2
B3
B4

13

C0

14

C4

XOR

D5

D1

D2

D3

D4

LED-BIGY

LED-BIGY

LED-BIGY

LED-BIGY

LED-BIGY

74LS83
XOR

U3

XOR

U4

XOR

U5

XOR

1010+1001=10011

A4
A3
A1
A0

1
0
1
0

B3
B2
B1
B0

1
0
0
1

S/R

U1
10
8
3
1

U2

13

U3

U4

XOR

U5

XOR

S1
S2
S3
S4

9
6
2
15

U6

B1
B2
B3
B4
C0
74LS83

XOR

XOR

0111+0110=01101

11
7
4
16

A1
A2
A3
A4

C4

14

XOR

D5

D1

D2

D3

D4

LED-BIGY

LED-BIGY

LED-BIGY

LED-BIGY

LED-BIGY

A4
A3
A1
A0

0
1
1
1

U1
10
8
3
1

U2

B3
B2
B1
B0

0
1
1
0

S/R

11
7
4
16
13

A1
A2
A3
A4

S1
S2
S3
S4

9
6
2
15

U6

B1
B2
B3
B4
C0

C4

14

XOR

D5

D1

D2

D3

D4

LED-BIGY

LED-BIGY

LED-BIGY

LED-BIGY

LED-BIGY

D5

D1

D2

D3

D4

LED-BIGY

LED-BIGY

LED-BIGY

LED-BIGY

LED-BIGY

74LS83
XOR

U3

XOR

U4

XOR

U5

XOR

RESTANDO:
1110-0101=01001

A4
A3
A1
A0

1
1
1
0

U1
10
8
3
1

U2

B3
B2
B1
B0

0
1
0
1

S/R

13

U3

U4

XOR

U5

XOR

S1
S2
S3
S4

9
6
2
15

U6

B1
B2
B3
B4
C0
74LS83

XOR

XOR

1111-0001=1110

11
7
4
16

A1
A2
A3
A4

C4

14

XOR

A4
A3
A1
A0

1
1
1
1

U1
10
8
3
1
11
7
4
16

U2

B3
B2
B1
B0

0
0
0
1

S/R

13

A1
A2
A3
A4

S1
S2
S3
S4

9
6
2
15

U6

B1
B2
B3
B4
C0

C4

14

XOR

D5

D1

D2

D3

D4

LED-BIGY

LED-BIGY

LED-BIGY

LED-BIGY

LED-BIGY

74LS83
XOR

U3

XOR

U4

XOR

U5

XOR

1000-0100=00100

A4
A3
A1
A0

1
0
0
0

B3
B2
B1
B0

0
1
0
0

S/R

U1
10
8
3
1

U2

11
7
4
16
13

A1
A2
A3
A4

U3

XOR

U4

XOR

U5

XOR

9
6
2
15

U6

B1
B2
B3
B4
C0
74LS83

XOR

S1
S2
S3
S4

C4

14

XOR

D5

D1

D2

D3

D4

LED-BIGY

LED-BIGY

LED-BIGY

LED-BIGY

LED-BIGY