You are on page 1of 80

PREFA

Dispozitivele numerice (digitale) sunt componentele de baz


ale calculatoarelor electronice i ale altor sisteme i aparate
destinate procesrii informaiei. Aceste structuri numerice, pe care
se bazeaz o foarte mare parte a tehnologiilor moderne din
domeniul electronicii, asigur precizia, fiabilitatea, viteza i
complexitatea necesare prelucrrii datelor. ncepnd cu structurile
logice cele mai simple i pn la circuitele secveniale complexe
sau logica programat se utilizeaz pe scar larg diferite metode
i tehnici de proiectare (sintez) i analiz a acestora. Pentru a
utiliza cu succes aceste metode i tehnici proiectantul
dispozitivelor numerice trebuie s aib pregtirea teoretic
respectiv i s dispun de deprinderile practice necesare.
Lucrarea de fa conine materialul referitor la mijloacele i
principalele aspecte ale proiectrii digitale a diferitor structuri
numerice. n capitolul 1 este prezentat descrierea, posibilitile i
principiile de utilizare a sistemului de proiectare Logic Works.
Capitolul 2 este destinat abordrii principalelor aspecte ale
sintezei i analizei circuitelor logice combinaionale i descrierii
diferitor implementri ale acestora. Pentru studierea lor practic
sunt descrise aplicaii pentru cinci lucrri de laborator. n capitolul
3 este efectuat prezentarea teoretic i sunt descrise aspectele de
sintez ale principalelor structuri ale circuitelor logice secveniale.
Tot n acest capitol este prezentat materialul necesar ndeplinirii a
dou lucrri de laborator.
ndeplinirea fiecrei lucrri de laborator presupune:
asamblarea schemelor circuitelor numerice indicate de
ctre profesor, sinteza crora a fost efectuat anterior de
ctre student n conformitate cu varianta sa;
efectuarea analizei circuitelor asamblate i colectarea
datelor pentru darea de seam a lucrrii.

n lucrare sunt descrise dou modaliti de ndeplinire a


lucrrilor de laborator. Prima din ele prevede simularea i analiza
circuitelor cu ajutorul sistemului Logic Works, iar a doua asamblarea circuitelor i analiza lor cu ajutorul standului de
laborator.
Pentru a fi admis la ndeplinirea lucrrii de laborator fiecare
student trebuie s ndeplineasc urmtoarele condiii:
s aib ndeplinit tema pentru acas, care const din
sinteza uneia sau mai multor scheme ale circuitelor
numerice;
s rspund la ntrebrile de control puse de ctre profesor.
Lucrarea de laborator se consider ndeplinit doar dup ce
studenii demonstreaz profesorului funcionarea corect a
circuitelor asamblate.
Pentru fiecare lucrare, fiecare student pregtete o dare de
seam pe care o susine n faa profesorului. Darea de seam
include: foaia de titlu, tema, scopul lucrrii, lucrul ndeplinit
acas, schemele tuturor circuitelor asamblate, tabelele obinute n
rezultatul ndeplinirii lucrrii respective.
Descrierea standului de laborator
Standul de laborator este destinat studierii practice a
structurii i sintezei elementelor funcionale i unitilor
calculatoarelor numerice.
Standul de laborator este realizat n baza circuitelor
integrate din familia K155 i este compus din: elemente I-NU cu
dou, trei, patru i opt intrri (respectiv circuitele K155LA3,
K155LA4, K155LA1 i K155LA2); elemente I cu dou intrri
(circuitul K155LI1); elemente SAU cu dou intrri (circuitul
K155LL1); elemente NU (circuitul K155LN1); elemente SAUNU cu dou intrri (circuitul K155LE1); elemente 2-2I-2SAUNU i 4-4I-2SAU-NU cu posibilitatea de extindere prin
elementul SAU ) respectiv circuitele K155LR1, K155LR4);

bistabilele JK (circuitul K155TV1); numrtorul binar-zecimal


(circuitul K155IE5); numrtorul binar-reversibil (circuitul
K155IE7); registrul de deplasare (circuitul K155IR1); sumatoare
binare de patru ranguri (circuitul K155IM3).
Intrrile i ieirile circuitelor integrate sunt scoase n
partea din fa a standului. Comunicaiile necesare ntre intrrile
i ieirile circuitelor integrate se realizeaz cu ajutorul firelor de
contact.
Standul este dotat cu un generator de impulsuri i poate
funciona i n regim pas cu pas.

1. SISTEMUL DE PROIECTARE DIGITAL


LOGIC WORKS (versiunea 4)
Sistemul Logic Works este destinat proiectrii i simulrii
circuitelor digitale. Asamblarea circuitelor se efectueaz cu
ajutorul elementelor logice i circuitelor combinaionale i
secveniale care se conin n bibliotecile sistemului. Circuitul
asamblat se analizeaz cu ajutorul diagramelor de timp i a
elementelor de vizualizare a valorilor logice generate de circuit.

1.1 Interfaa
Fereastra de lucru conine circuitele proiectate. Circuitele
din Fereastra de lucru funciuneaz n acord cu informaia de
timp din Fereastra de timp.
Biblioteca conine toate elementele necesare pentru
proiectare.

Fereastra de timp n stare activ afieaz diagramele de


timp ale circuitului proiectat.
Bara de instruciuni pentru proiectare este folosit
pentru controlul cursorului i pentru modificarea statutului
Ferestrei de lucru. Funciile din aceast bar permit deschiderea,
salvarea i tiprirea documentului, folosirea cursorului pentru
inserarea elementelor i trasarea liniilor, verificarea valorilor
logice, marcarea elementelor, tergerea liniilor i elementelor .a.
Bara de instruciuni pentru simulare este folosit pentru
a controla Fereastra de timp i anume frecvena de generare a
impulsurilor. Instruciunile de simulare pot fi accesate i selectnd
meniul Simulation din Bara de meniuri.

1.2 Proiectarea de baz


Amplasarea elementelor. Pentru amplasarea elementelor n
Fereastra de lucru se execut dublu clic pe numele elementului
din bibliotec. Versiunea elementului va aprea n dreptul
cursorului. Elementul se amplaseaz n locaia dorit i se execut
clic. Elementul selectat va rmne activ pentru o nou amplasare
pn nu va fi dezactivat. Selectarea altui element se execut prin
efectuarea dublului clic pe numele elementului corespunztor din
bibliotec i procedura se repet. Pentru a anula selectarea
elementului se tasteaz space bar sau butonul din dreapta al
mouseului. Pentru a schimba orientarea elementului se selecteaz
instruciunea Orientation din meniul Schematic. Se poate alege

una dintre cele opt opiuni din meniul grafic care se va deschide.
Toate elementele inserate vor avea aceeai orientare.
Trasarea liniilor. Pentru a uni elementele logice ntre ele se
apas i se menine butonul din stnga al mousului la captul
pinului de intrare sau ieire al unuia din elemente sau la nodul de
conexiune dintre firele circuitului. Cursorul se deplaseaz spre
punctul dorit, care poate fi un alt pin, alt fir sau o locaie liber.
Fii ateni deoarece acest mod de trasare poate duce la apariia
unor noduri nedorite n punctele de intersecie a liniilor !. O alt
metod de trasare a liniilor este de a folosi butoanele din bara de
instrumente pentru proiectare.
Editarea. Pentru a deplasa o linie sau un element se execut
clic pe el. Butonul din stnga al mousului se ine apsat i se
deplaseaz spre locaia dorit. Elementele selectate vor fi
evideniate cu negru, liniile cu galben. Pentru a deplasa mai multe
elemente se apas i se menine butonul din stnga al mousului pe
o locaie neocupat iar apoi se deplaseaz mousul pn cand toate
elementele dorite vor fi cuprinse n fereastra creat. Pentru a
terge un element sau o linie se execut clic pe el i se apas tasta
Del. Pentru a terge un numr mai mare de elemente toate
elementele se selecteaz i se apas tasta Del.

1.3 Bara de instruciuni pentru proiectare


Funciile din aceast bar sunt folosite pentru schimbarea
poziiei elementelor i tipului de linii, executarea corectrilor

necesare n circuite, inserarea textului, schimbarea aspectului


Ferestrei de lucru i efectuarea probelor logice ale circuitului.
Bara de instruciuni pentru proiectare const din cinci
pri: Gestionarea fiierelor, Deplasarea i modificarea
elementelor , Modificarea cursorului, Modificarea Ferestrei
de lucru i Tipul elementului.
Gestionarea fiierelor. Primele patru butoane sunt folosite
pentru gestionarea fiierelor. ncepnd cu butonul din stnga
aceste patru butoane sunt folosite pentru crearea fiierelor noi,
deschiderea documentului existent, salvarea documentului activ
i tiprirea documentului activ. Fiecare din aceste instruciuni, la
fel ca i celelalte instruciuni de gestiune pot fi gsite n meniul
File.
Modificarea elementelor. Urmtoarele cinci butoane sunt
folosite pentru deplasarea i modificarea elementelor.
Cut tergerea elementelor selectate n Fereatra de lucru.
Copy copierea elementelor selectate n Cliboard,
Insert inserarea coninutului din Clipboard n Fereastra de
lucru,
Duplicate dublarea elementelor selectate,
Get Info obinerea i setarea informaiei despre elementul
selectat. n acest caz doar un singur element poate fi selectat.
Modificarea cursorului. Urmtoarele apte butoane servesc
pentru modificarea cursorului.
Lupa. Prezint imaginea centrat i mrit a locaiei
selectate. Mrirea poate fi de asemenea efectuat i utiliznd

comanda Magnify din meniul View. Revenirea la dimensiunile


normale poate fi executat utiliznd comanda Reduce to Fit din
meniul View sau butoanele de dirijare a dimensiunilor Ferestrei
de lucru, examinate ulterior.
Probe. Butonul Probe are dou funcii. n primul rnd el
permite de a afla valoarea logic a pinului. Pentru aceasta
cursorul se poziioneaz pe pinul dorit i se ine apsat butonul
din stnga al mousului. n al doilea rnd se poate ataa pinului
valoarea logic dorit dac se tasteaz aceast valoare n timpul
procedurii precedente. Atenie! n acest caz putei provoca
conflicte logice care pot duce la deteriorarea circuitului.
Pointer. Aceasta este starea implicit a cursorului. Cnd nu
este activ, cursorul poate funciona n toate modurile descrise
anterior.
Zap. n unele cazuri este nevoie de a terge doar o poriune
de linie sau un element situat ntr-o regiune foarte aglomerat.
Funcia Zap permite de a face aceasta cu o mai mare flexibilitate.
Pentru aceasta se execut clic pe poriunea de linie sai pe
elementul dorit.
Text. Utiliznd funcia Text se poate aduga n schem
titluri, descrieri ale circuitelor i elementelor. La activarea
butonului cursorul va aprea n form de pix. n locaia selectat
se va deschide o caset de text, unde se poate introduce textul
dorit. Pentru redactarea textului se execut clic pe textul dorit.
Aceast funcie mai permite de a denumi un pin, semnal
logic sau element. Numele pinului va avea culoarea albastr,

numele elementului i al semnalului va avea culoarea roie.


Pentru a denumi semnalul logic e necesar de selectat linia
respectiv.
Trasarea liniilor.
Draw signal. Permite trasarea liniilor de conexiune dintre
elementele circuitului. Nu este necesar de a ncepe trasarea de la
captul pinului sau nodului spre deosebire de trasarea liniilor cu
cursorul obinuit al mousului.
Draw bus. Permite trasarea magistralelor.
Modificarea Ferestrei de lucru.
Zoom Out. Mrirea imaginii n Fereastra de lucru.
Zoom In. Micorarea imaginii n Fereastra de lucru.
Fit to Window. Vizualizarea ntregului circuit proiectat n
Fereastra de lucru.
Normal Size. Revenirea la dimensiunile normale.
Tipul elementelor.
PROM/RAM/PLA Wizard. Aceast funcie permite
programarea i cercetare circuitelor de memorie permanent i cu
acces aleatoriu precum i a matricelor logice programabile.
Parts Palette. Activeaz i dezactiveaz Fereastra de
vizualizare a bibliotecilor.

1.4 Bibliotecile
Pentru ndeplinirea lucrrilor de laborator se vor folosi
urmtoarele biblioteci:

10

Simulation Gates.clf. Aceast bibliotec


conine
urmtoarele pori logice: AND (I), OR (SAU), NOT (NU),
NAND (I-NU), NOR (SAU-NU), XOR (SAU-EXSCLUSIV),
XNOR (SAU-NU-EXSCLUSIV). Sunt accesibile pori logice cu
numere diferite de intrri (AND-2, AND-4). Unele pori logice au
intrri inversate (AND-4(2-Inv)).
Simulation IO.clf. Aceast bibliotec conine mai multe
dispozitive de intrare-ieire care sunt folosite pentru introducerea
i vizualizarea informaiei.
Seven-Segment Displays display pe apte segmente. Sunt
disponibile mai multe variante color:
7-SegDisp-Color. Funcioneaz n felul urmtor: aplicnd 1
logic la una dintre cele apte intrri informaionale, segmentul
corespunztor ncepe s lumineze.
7-SegDispInv-Color. La aplicarea valorii 0 logice la una
dintre cele apte intrri informaionale, segmentul corespunztor
ncepe s lumineze.
Poate fi folosit pentru vizualizarea cifrelor zecimale utiliznd
un decodificator de apte segmente din biblioteca 7400devs.clf
(74-46, 74-47, 74-48, 74-49).
LEDs (light emitting diodes) diode color luminiscente.
Pentru a conecta corect dioda este necesar de a uni cu pmntul
pinul inversat i cellalt pin cu dispozitivul care urmeaz s
dirijeze dioda (1 logic dioda lumineaz).
Comutatoarele.

11

SPDT pushbutton (Single-Pole Double-Throw)


ntreruptor care deine o anumit valoare i trece la alt valoare
logic n momentul efecturii contactului cu ajutorul butonului
din stnga al mousului.
SPDT switch. Comutator care transmite una dintre cele
dou valori pe care le deine n dependen de legtura de la
intrarea comutatorului.
SPST switch (Single-Pole Single-Throw) Comutator cu
o singur intrare i o singur ieire care poate fi sau nchis sau
deschis.
Binary Switch. Reprezint o varietate a SPDT switch ale
crui intrri sunt deja conectate la 1 i 0 logic.
Binary Probe. Conectat la orice linie a circuitului proiectat
afieaz valoarea binar n acest punct, fiind de ajutor la
detectarea erorilor sau la testarea circuitului. n afar de valorile
binare 0 i 1 pot aprea i altele:
(X) Valoarea nu este cunoscut / valoare indiferent;
(Z) Ieirea nu este conectat la intrare;
(C) Condiie de conflict.
Hex Keyboard . Tastatur hexazecimal cu ajutorul creia
pot fi introduse valorile hexazecimale de la 0 la F, prezentate n
form de cod binar pe patru bii.
Hex Display. Diplay hexazecimal folosit pentru vizualizarea
informaiei n form hexazecimal.
Clock (semnalul de tact sau ceasul) este folosit la cercetarea
circuitelor logice secveniale.

12

Simulation Logic.clf. Aceast bibliotec conine mai multe


circuite combinaionale i secveniale specializate care pot fi
utilizate la proiectarea circuitelor digitale complexe: sumatoare
(Adder-4, Adder-8, Adder-4 wo/Carry), numrtoare (Counter-4,
Counter-4 Up wo/En), decodificatoare (Decoder-4, Decoder-8),
multiplexoare (Mux-4, Mux-4 wo/En), bistabile (JK Flip Flop, D
Flip Flop), registre (Reg-4, Reg-4 inv CLR) .a.

1.5 Simularea i sincronizarea


Bara de instrumente pentru simulare reprezint interfaa
cu Simulatorul i cu Fereastra De timp. Instruciunile din
aceast bar permit controlul asupra vitezei de simulare, statutului
semnalelor din circuitul proiectat. Bara const din trei pri de
baz: Statutul Semnalului, Statutul Ferestrei Temporale i
Statutul Simulatorului.
Statutul semnalului
Show/Hide Timing. Activeaz sau dezactiveaz Fereastra
de timp.
Add Signals to Timing. Adaug semnalul selectat n
Fereastra de timp n cazul cnd opiunea Add Automatically
din meniul Simulation nu este activat.
Triggers. Deschide meniul opional de declanare al
semnalului.

13

Simulation Parameters. Susine aceleai funcii ca i


comanda Simulation Parameters din meniul Simulation.
Stick/unstick Signals. Fixeaz semnalul la un anumit nivel
logic. Semnalul fixat rmne la acest nivel logic indiferent de
schimbrile care au loc n circuit.
Reset Simulator. Reseteaz Simulatorul.
Clear Unknowns. Elimin toate semnalele cu valori
neindetificate.
Statutul Ferestrei Temporale
Urmtoarele trei butoane controleaz scara Ferestrei
Temporale.
Zoom In. Fereastra De timp conine mai puine gradaii.
Zoom Out. Fereastra De timp conine mai multe gradaii.
Normal Size. Revenirea la gradarea iniial.
Statutul Simulatorului
Controleaz viteza Simulatorului i const din trei butoane,
bara de vitez i un numrtor.
Single Step. Afieaz n Ferastra De timp schimbrile care
au loc n circuit la un singur pas de simulare. Un pas de simulare
reprezint perioada minim de timp n care n circuit se produce o
oarecare schimbare. Deci pasul de simulare poate fi de orice
lungime i de obicei reflect timpul necesar pentru schimbarea
valorii celei mai rapide variabile.

14

Stop Simulator. Oprete Simulatorul, fr a-l reseta.


Simularea poate fi restartat activnd butonul Run Simulator sau
selectnd viteza de simulare de pe Bara de vitez. La fel
simularea poate fi continuat n regimul Single Step.
Simulation Speed. Reprezint bara de vitez cu ajutorul
creia poate fi schimbat viteza de simulare a circuitului.
Run Simulator. Activarea acestui buton duce la rularea
simulatorului la vitez maxim.
Simulation Counter. Aceast fereastr afieaz pasul de
simulare curent care coincide cu pasul din Fereastra de timp.
Fereastra de timp
Fereastra de timp afieaz toate schimbrile care se produc
cu semnalele denumite. Aceste schimbri pot fi statice(manuale)
i dinamice(automate).
Simularea manual. Pentru simularea manual se folosesc
comutatoarele i verificatoarele binare (Binary Probe). Deoarece
Logic Works este un simulator bazat pe evenimente discrete de
timp, orice schimbare a valorii variabelei de intrare produce o
rennoire a valorii variabilei respective. Aceast schimbare este
reflectat n verificatorul binar sau n Fereastra De timp.
Simularea automat. ntr-un circuit complex utilizarea
manual a comutatoarelor devine neavantajoas i poate duce la
erori. n aceste cazuri procesul de simulare poate fi automatizat
utiliznd fiiere temporale. Un fiier temporal reprezint o

15

metod compact i simpl de a indica valorile semnalelor de


intrare n momente discrete de timp.
Un fiier temporal necesit cel puin trei antete i cel puin un
rnd de date, cu un element din fiecare rnd corespunztor
fiecrui antet. Aceste antete sunt:

$T - indic momentele discrete de timp. n


Logic Works msurarea timpului ncepe de la 0 i fiecare unitate
de timp este echivalent cu o nanosecund;
$D - indic diferena dintre valoarea timpului din rndul
curent i cel urmtor.
$O antetul este folosit pentru toate semnalele de intrare
i este urmat de numele acestor semnale. n cazul cnd fiierul
temporal este exportat toate semnalele, att cele de intrare ct i
cele de ieire sunt indicate cu ajutorul antetului $O, urmat de
numele fiecrui semnal.
n continuare este prezentat un exemplu a unui fiier
temporal, creat pentru simularea unui circuit cu trei semnale de
intrare: A, B i C
$T
0
10
20

$D
10
10
10

$O A
0
0
0

$O B
0
0
1

$O C
0
1
0

Importarea i exportarea fiierelor temporale

16

Fiierul temporal cu extensia .TIM poate fi creat n orice


redactor de texte, de exemplu Notepad sau Wordpad. Pentru a
importa fiierul temporal n Simulator selectai comanda Import
Timing din meniul Simulation. Dup selectarea numelui
fiierului temporal n Fereastra De timp va aprea o versiune
ntretiat a semnalelor de intrare. La pornirea Simulatorului
programul Logic Works va aplica valorile acestor semnale n
locaiile necesare. Orice semnal de ieire afiat n Fereastra De
timp va fi rennoit. n cazul cnd dorii s obinei rezultatele
simulrii n form de tabel putei s exportai fiierul temporal.
Pentru aceasta selectai comanda Export Timing din meniul
Simulation. Acest fiier va conine ct semnalele de intrare att i
cele de ieire.
Timpul de reinere a semnalelor
n Logic Works toate porile logice la fel ca i circuitele
logice mai complexe de tipul sumatoarelor, multiplexoarelor .a.
au timpul de reinere egal cu o nanosecund, ceea ce este departe
de realitate. De exemplu o poart logic I-NU cu dou intrri
are, n cel mai ru caz, o ntrziere de 22 nanosecunde. n cazul
cnd apare necesitatea de a studia comportamentul circuitelor n
condiii mai reale putei s schimbai timpul de reinere.
Pentru a schimba timpul de reinere la una sau mai multe
pori logice selectai-le pe toate, innd apsat tasta CTRL, apoi
activai comanda Simulation Parameters din meniul

17

Simulation. n fereastra ce va aprea introducei valoarea


necesar. Toate porile selectate vor avea acelai timp de reinere.
Pentru a schimba timpul de reinere la circuitele din
biblioteca 7400devs.clf este necesar la nceput de deblocat porile
logice componente. Pentru aceasta apsai butonul din dreapta al
mousului pe circuit i selectai Device Info. n fereastra care va
aprea desactivai caseta de validare Lock Opening Subcircuit.
Acum putei schimba parametrii porilor logice componente ca i
n cazul unor pori logice separate. Pentru aceasta executai dublu
clic pe circuitul pe care dorii s-l modificai. Va aprea o nou
Fereastr de lucru cu toate porile logice componente ale
circuitului deblocat unde putei executa modificrile necesare.

2. CIRCUITELE LOGICE COMBINAIONALE


2.1 Prezentare teoretic
Orice circuit logic se caracterizeaz prin natura semnalelor
de intrare, a celor de ieire, prin clasele de funcii intrare-ieire i
prin natura prelucrrilor de date ce au loc n structura sa intern.
Circuitele logice se mpart n dou clase: combinaionale
i secveniale. Un circuit logic combinaional (CLC) se
caracterizeaz prin aceea c starea ieirilor sale la un moment dat
depinde numai de starea intrrilor sale n acest moment. Legtura
ntre starea intrrilor i starea ieirilor circuitului este dat de
funciile de transfer ale acestuia, denumite n acest caz funcii de
comutare, care sunt funcii booleene (logice).

18

CLC este circuitul, care are n intrri (x1, x2, x3, , xn ) i m


ieiri (y1, y2, y3, , ym), la care ieirile pot fi exprimate numai n
dependen de variabilele de intrare:
y1=f1(x1, x2, x3, , xn );
y2=f2(x1, x2, x3, , xn );

ym=fm(x1, x2, x3, , xn ).


Pentru c n acest model matematic nu intervin ca
variabile independente timpul i nici mrimile de ieire, rezult,
c n structura sa un CLC nu prezint circuite de memorie i nici
legturi de reacie (variabilele de ieire nu sunt aplicate la intrare).
Sinteza unui CLC se efectueaz n urmtoarele etape:
- descrierea necesitilor ce trebuie s le rezolve
circuitul combinaional respectiv (prin text, desen,
diagrame etc.);
- reprezentarea acestei descrieri sub forma unui tabel de
adevr;
- deducerea funciilor logice i minimizarea acestora;
- implementarea acestor funcii minimizate sub forma
unor reele de comutare prin intermediul circuitelor
integrate;
Tabelul de adevr conine n+m coloane i 2n rnduri.
Fiecare rnd al tabelului reprezint una din combinaiile posibile
ale valorilor variabilelor i valorile funciilor pentru combinaia
respectiv.
Implementarea funciilor logice minimizate sub forma
reelelor de comutare poate fi realizat sau n forma canonic
disjunctiv (I/SAU), sau n forma canonic conjunctiv
(SAU/I), sau n orice alt form normal, adic I-NU/I-NU,
SAU/I-NU, SAU-NU/SAU, I/SAU-NU, I-NU/I, SAUNU/SAU-NU.
Trecerea de la o form normal la alta se efectueaz prin
utilizarea succesiv a formulelor lui De Morgan, avnd iniial

19

forma canonic disjunctiv normal (I/SAU) i forma canonic


conjunctiv normal (SAU/I) a funciei.
De exemplu:
din forma disjunctiv normal:
(forma I/SAU):

y x x x x x x x x x x x
2 4
1 3 4
1 2 4
1 3 4

(forma I-NU/I-NU):
( x x )( x x x )( x x x )( x x x )
2 4
1 3 4
1 2 4
1 3 4

(forma SAU/I-NU):
(x

x )( x x x )( x x x )( x x x )
4
1
3
4
1
2
4
1
3
4

(forma SAU-NU/SAU):
(x

x ) ( x x x ) ( x x x ) ( x x x )
4
1
3
4
1
2
4
1
3
4

din forma conjunctiv normal:


(forma SAU/I):

y (x1 x4 )(x2 x3 x4 )( x2 x3 x4 )(x1 x2 x4 )

(forma I-NU/I):
( x1 x 4 )( x 2 x 3 x 4 )( x 2 x 3 x 4 )( x1 x 2 x 4 )

(forma I/SAU-NU):
(x x ) (x x x ) (x x x ) (x x x )
1 4
2 3 4
2 3 4
1 2 4

(formaSAU-NU/SAU-NU):
= (x1 x4 ) ( x2 x3 x4 ) ( x2 x3 x4 ) ( x1 x2 x4 )

2.2 Lucrarea de laborator nr. 1


Tema: Sinteza circuitelor logice combinaionale

20

Scopul lucrrii: studierea practic i cercetarea procesului


de sintez a circuitelor logice combinaionale.
Tema pentru acas
1.
Se efectueaz minimizarea funciilor logice y1 i y2
conform variantei din tabelul 2.1. Pentru ambele funcii se
efectueaz sinteza circuitul logic n setul de elemente I-NU.
2.
Funcia y1 se reprezint n forma disjunctiv normal
perfect i forma conjunctiv normal perfect. Pentru forma
disjunctiv normal perfect se efectueaz sinteza circuitul logic
n setul de elemente I-NU.
3.
Funcia y2 se reprezint n toate cele 8 forme normale.
Tabelul 2.1
Nr.
Var.
1
1
2
3
4
5
6
7

Funciile logice
2
y1=(0,1,2,4,5,7,9,10,11,14,15)
y2=(2,3,4,5,8,9,12,13)
y1=(1,3,4,7,8,10,12,13,14)
y2=(3,4,5,7,9,11,13,14,15)
y1=(0,2,4,5,8,10,12,14)
y2=(1,2,3,4,7,8,9,12,13,14)
y1=(0,2,3,5,6,7,9,11,12,13,14)
y2=(1,2,4,5,6,8,9,11,14,15)
y1=(2,4,5,7,8,9,12,14,15)
y2=(0,1,2,7,8,10,11,14)
y1=(1,2,4,5,6,8,10,14,15)
y2=(0,1,2,5,6,7,9,11,12,13)
y1=(0,1,5,6,7,8,10,12,14,15)

21

y2=(1,2,4,8,9,10,11,12)
1
8
9
10
11
12
13
14
15
16
17
18
19
20

2
y1=(0,1,2,4,6,8,11,12,15)
y2=(0,1,2,5,6,7,8,9,12,13)
y1=(0,2,4,5,7,8,10,12,15)
y2=(2,3,4,5,7,8,9,11,12,14)
y1=(0,3,4,5,6,8,10,12,13)
y2=(4,5,6,7,9,11,12,13,14)
y1=(1,2,4,5,8,9,10,12,13,14,)
y2=(3,4,5,7,8,9,11,12,13)
y1=(0,1,2,4,5,8,9,12,14,)
y2=(1,2,3,5,6,8,10,11,12)
y1=(0,2,4,5,6,7,9,12,13,15)
y2=(2,3,4,5,7,8,9,10,11,)
y1=(0,2,3,4,6,9,10,11,13,14,15)
y2=(3,4,5,7,8,10,11,14,15,)
y1=(0,1,4,5,7,8,10,11,12)
y2=(1,3,5,6,7,9,10,12,15)
y1=(0,2,3,4,6,7,9,11,12,13)
y2=(3,4,5,8,9,11,12,14)
y1=(0,3,4,5,7,8,12,13,14)
y2=(2,4,5,6,8,10,11,15)
y1=(1,2,3,4,6,7,8,9,10)
y2=(2,3,5,6,7,10,12,15)
y1=(0,1,2,5,6,7,14,15)
y2=(2,3,4,7,8,9,10,12,13,14,15)
y1=(3,4,5,6,7,8,10,12,13)
y2=(0,1,2,5,6,8,9,11,12,14)

22

Desfurarea lucrrii
a) la standul de laborator:
1. Se verific corectitudinea funcionrii circuitelor integrate
ale standului de laborator.
2. Se asambleaz i se regleaz circuitul logic
combinaional, care realizeaz dou funcii din tema pentru acas
n setul de elemente I-NU (la indicaia profesorului).
3. Pentru circuitele asamblate se determin costul i timpul
de reinere.
b) n LogicWorks:
1. Din biblioteca de elemente Simulation Gates.clf se
selecteaz elementele NAND cu numrul corespunztor de intrri.
Din biblioteca Simulation IO.clf se selecteaz dispozitivele de
intrare-ieire Binary Probe i Hex Keyboard.
2. Se asambleaz circuitul logic combinaional n Fereastra
de lucru i se verific corectitudinea lui. Se studiaz diagrama de
timp. Un exemplu al circuitului asamblat este prezentat n fig. 2.1.
3. Pentru circuitele asamblate se determin costul i timpul
de reinere.

23

x1

x2
0
4
8
C

1
5
9
D

2
6
A
E

3
7
B
F

0
F

x4

x3

1
0

x1
x2
x3
x4
F

Fig. 2.1. Un circuit logic combinaional asamblat n


LogicWorks i diagrama lui de timp.

ntrebri

24

1.
Care sunt particularitile care caracterizeaz circuitele
logice combinaionale?
2.
Care sunt etapele de sintez ale circuitelor logice
combinaionale ?
3.
Cum se calculeaz timpul de funcionare a unui
circuit logic combinaional ?

2.3. Convertoarele de cod


Prezentare teoretic
Convertoarele de cod sunt elementele funcionale destinate
transformrii unui cod binar n altul. De obicei, aceste elemente
funcionale reprezint circuite logice combinaionale cu n intrri
i m ieiri. Aria tipurilor de convertoare de cod este foarte larg,
iar valorile n i m ale lor pot coincide, dar pot fi i diferite, n
dependen de tipul de coduri de la intrarea i, respectiv, de la
ieirea convertorului de cod.
n calitate de convertoare de cod, la care numrul de
intrri coincide cu numrul de ieiri pot servi cele care transform
codul direct al unui numr binar n codul lui invers, sau n cel
complementar. Tot n aceast categorie intr convertoarele unui
cod binar- zecimal n altul etc.
Convertoare de cod cu numr diferit de intrri i ieiri sunt
acelea care efectueaz conversia numerelor dintr-un sistem de
numeraie n altul, convertoarele care transform codul binarzecimal de patru bii n codul pentru indicatoarele numerice de
apte segmente (apte bii) .a.
Sinteza convertoarelor de cod, indiferent de tipul lor, are
loc n felul urmtor:
1.
Elaborarea tabelului de adevr cu urmtorii parametri:
numrul de variabile este egal cu numrul biilor codului, care se
aplic la intrrile convertorului, iar numrul funciilor cu numrul

25

de bii ai codului, care trebuie obinut la ieirile convertorului de


cod. Funciile logice pot fi parial determinate, dac numrul
combinaiilor codului de intrare este mai mic dect 2n.
2.
Minimizarea tuturor funciilor din tabelul de adevr.
3.
Depistarea conjunciilor comune ale formelor
minimale ale tuturor funciilor, pentru a evita dublarea
elementelor logice, care realizeaz pri comune ale mai multor
funcii.
4.
Implementarea funciilor minimizate prin circuite
integrale digitale.
Vom ilustra cele descrise mai sus printr-un exemplu de
sintez a unui convertor de cod binar-zecimal. Tabelul de adevr
care descrie structura convertorului de cod 8 7 (-2) (-7) 4 2 2 1
este prezentat n tabelul 2.2

Tabelul 2.2
Nr.
0
1
2
3
4
5
6
7
8
9

x4
0
0
1
0
1
0
1
0
1
1

87(-2)(-4)
x3
x2
0
0
1
1
0
1
1
0
0
0
1
1
0
1
1
0
0
0
1
1

4221
x1
0
1
1
1
1
0
0
0
0
1

26

f4
0
0
0
0
0
1
1
1
1
1

f3
0
0
0
0
1
0
1
1
1
1

f2
0
0
1
1
1
0
0
0
1
1

f1
0
1
0
1
0
1
0
1
0
1

10
11
12
13
14
15

0
0
0
1
1
1

0
0
0
1
1
1

0
1
1
0
0
1

1
0
1
0
1
0

*
*
*
*
*
*

*
*
*
*
*
*

*
*
*
*
*
*

*
*
*
*
*
*

n fig. 2.2 sunt prezentate diagramele Karnaugh pentru


minimizarea funciilor f4, f3, f2, f1.
x4x3
x2x1
00
01

00

01
1

11
*
*

x4x3
x2x1
00
01

10
1
f

00

01
1

11
*
*

*
*

1
*

10
1
f3

11
10

x4x3
x2x1
00
01

*
*

00

01

1
*

11
10

11
*
*

10
1
1

x4x3
x2x1
00
01

1
*

00
*

01
1
1

11
*
*

*
*

1
1

1
*

10
f1

11
10

*
*

11
10

Fig. 2.2 Diagramele Karnaugh pentru minimizarea funciilor


f4, f3, f2, f1.
n rezultatul minimizrii au fost obinute urmtoarele
funcii logice:

27

x x x x x x ;
3 1
4 1
4 3
f x x x x x x x x x ;
3
3 2 1
4 2
4 1
4 3
f x x x x x x ;
2
4 2
2 1
4 1
f x .
1
3
f

(3.1)

Lund n consideraie conjunciile comune, funciile f4, f3,


f2, f1 pot fi scrise n felul urmtor:
f 4 x3 x1 z1 ;

f 3 x3 x2 x1 z1 z 2 ;

(3.2)

f 2 x2 x1 x4 x1 z 2 ;
f1 x3 .

unde :

z1 x4 x1 x4 x3 ;

(3.3)

z 2 x4 x2 .

Schema convertorului de cod 8 7 (-2) (-7) 4 2 2 1 este


prezentat n fig. 2.3.

28

0
4
8
C

1
5
9
D

2
6
A
E

x4
3 x3
7
B x2
F x1

1
f4

1
f3

1
f2

1
f1

200
x4
x3
x2
x1
f4
f3
f2
f1

Fig. 2.3 Circuitul convertorului de cod 87(-2)(-7)4221 i


diagrama lui de timp.

2.4 Lucrarea de laborator nr. 2


Tema: Sinteza convertoarelor de cod
Scopul lucrrii: studierea practic a metodelor de sintez
a convertoarelor de cod.

29

Tema pentru acas


1.
S se efectueze sinteza unui convertor de cod binarzecimal n altul conform variantei din tabelul 2.3 (la indicaia
profesorului).
2.
Funciile s se reprezinte n forma disjunctiv
normal perfect i forma disjunctiv minimal. Pentru forma
minimal s se prezinte schema n setul de elemente I-NU.
Desfurarea lucrrii
a) la standul de laborator:
1. Se verific corectitudinea funcionrii circuitelor integrate
ale standului de laborator.
2. Se asambleaz i se regleaz schema convertorului de cod
binar-zecimal din tema pentru acas n setul de elemente I-NU.
3. Pentru circuitele asamblate se determin costul i timpul
de reinere.
b) n LogicWorks:
1. Din biblioteca de elemente Simulation Gates.clf se
selecteaz elementele NAND cu numrul corespunztor de intrri.
Din biblioteca Simulation IO.clf se selecteaz dispozitivele de
intrare-ieire Binary Probe i Hex Keyboard.
2. Se asambleaz schema convertorului de cod binar-zecimal
din tema pentru acas n setul de elemente I-NU n Fereastra
de lucru i se verific corectitudinea lui. Se studiaz diagrama de
timp.
3. Pentru circuitul asamblat se determin costul i timpul de
reinere.

30

Nr.
var.
1.
2.
3.
4.
5.
6.
7.
8.
9.
10.
11.
12.
13.
14.
15.

Codul
binarzecimal
intrare
8 4 2 (-1)
8 4 2 (-3)
8 4 1 (-2)
8 3 2 (-4)
8 4 2 (-5)
8 4 1 (-6)
8 4 2 (-3)
8 7 (-2)(-4)
8 6 (-1)(-4)
8 5 (-2)(-4)
8 4 3 (-6)
8 6 1 (-4)
8 5 2 (-4)
8 4 3 (-2)
8421

Codul
binarzecimal
ieire
4421
5211
5 2 2 (-1)
5 3 2 (-1)
5221
5 3 1 (-1)
5 3 2 (-1)
3321
4221
4311
4 3 2 (-1)
4321
4 4 1 (-2)
4 4 2 (-1)
4 4 3 (-2)

Nr.
var.
16.
17.
18.
19.
20.
21.
22.
23.
24.
25.
26.
27.
28.
29.
30.

Codul
binarzecimal
intrare
4421
5211
5 2 2 (-1)
5 3 2 (-1)
5221
5 3 1 (-1)
5 3 2 (-1)
3321
4221
4311
4 3 2 (-1)
4321
4 4 1 (-2)
4 4 2 (-1)
4 4 3 (-2)

Tabelul 2.3
Codul
binarzecimal
ieire
8 4 2 (-1)
8 4 2 (-3)
8 4 1 (-2)
8 3 2 (-4)
8 4 2 (-5)
8 4 1 (-6)
8 4 2 (-3)
8 7 (-2)(-4)
8 6 (-1)(-4)
8 5 (-2)(-4)
8 4 3 (-6)
8 6 1 (-4)
8 5 2 (-4)
8 4 3 (-2)
8421

ntrebri
1.
Care este raportul dintre numrul de intrri i numrul
de ieiri ale convertoarelor de cod ?
2.
Enumerai etapele i specificul procesului de sintez a
convertoarelor de cod.

31

2.5 Decodificatoarele i codificatoarele


Prezentare teoretic
Decodificatorul este un element funcional, care
reprezint un circuit logic combinaional i este destinat
decodificrii cuvintelor binare aplicate la intrrile lui. Dac
notm numrul de intrri ale decodificatorului prin n i numrul
de ieiri prin m, atunci relaia dintre aceste numere pentru un
decodificator complet este de m=2n . Fiecrei combinaii de
variabile de intrare, care se mai numesc i variabile de selecie i
corespunde o singur ieire, care este activ cnd combinaia
respectiv se aplic la intrare, celelalte ieiri fiind inactive.
Tabelul de adevr la sinteza unui decodificator complet are
dimensiunile de n+m coloane i 2n rnduri. n primele n coloane
sunt reprezentate toate 2n combinaii posibile ale variabilelor, care
pot fi aplicate la intrrile decodificatorului, iar n celelalte m sunt
reprezentate valorile funciilor logice care descriu ieirile
decodificatorului. Specificul acestui tabel const n faptul c
fiecare funcie poate avea valoarea egal cu unu doar pentru o
singur combinaie a variabilelor de intrare, iar pentru celelalte
valorile ei sunt egale cu zero. De aceea, este inutil minimizarea
acestor funcii i, n consecin, fiecare din ele va fi egal cu o
conjuncie a variabilelor de intrare, iar schema unui decodificator
complet va include m elemente logice I cu n intrri fiecare.
Relaia dintre numrul de intrri i ieiri poate fi i m<2n.
n acest caz decodificatorul se numete incomplet i cheltuielile
de aparataj pot fi micorate dac la sinteza decodificatorului se
iau n consideraie combinaiile neutilizate. n acest caz sinteza
schemei decodificatorului practic se reduce la minimizarea a m
funcii logice parial determinate. Particularitile acestor funcii
sunt urmtoarele: numai pentru o singur combinaie funcia este

32

egal cu unu, pentru m-1 combinaii valoarea ei este egal cu


zero, iar pentru 2n-m combinaii funcia nu este determinat.
Vom ilustra cele descrise mai sus printr-un exemplu de
sintez a unui decodificator binar-zecimal. n tabelul 2.4 este
prezentat codificarea cifrelor zecimale cu ajutorul codului 842(3). Tot aici este i tabelul de adevr pentru cele 10 funcii, care
descriu structura decodificatorului.
Tabelul 2.4
Cifra
Codul
Funciile
zeci- 8 4 2 -3
mal x4 x3 x2 x1 y0 y1 y2 y3 y4 y5 y6 y7 y8 y9
0
0 0 0 0 1 0 0 0 0 0 0 0 0 0
1
0 1 0 1 0 1 0 0 0 0 0 0 0 0
2
0 0 1 0 0 0 1 0 0 0 0 0 0 0
3
0 1 1 1 0 0 0 1 0 0 0 0 0 0
4
0 1 0 0 0 0 0 0 1 0 0 0 0 0
5
1 0 0 1 0 0 0 0 0 1 0 0 0 0
6
0 1 1 0 0 0 0 0 0 0 1 0 0 0
7
1 0 1 1 0 0 0 0 0 0 0 1 0 0
8
1 0 0 0 0 0 0 0 0 0 0 0 1 0
9
1 1 0 1 0 0 0 0 0 0 0 0 0 1
Combinaiile pentru care funciile nu sunt determinate:
0001, 0011, 1010, 1100, 1110, 1111.
n fig. 2.4 sunt prezentate digramele Karnaugh pentru
minimizarea funciilor y0 -y9.
x4x3
x2x1
00
01

00
1
*

01

11
*

x4x3
x2x1
00
01

10
y

00

01

11
*
*

10

y1

11
10

*
*

11
10

33

x4x3
x2x1
00
01

00

01

11
*

x4x3
x2x1
00
01

10

00

01

11
*

10

y3

11
10
x4x3
x2x1
00
01

*
1

00

*
*

01
1

11
*

11
10

x4x3
x2x1
00
01

10

00

01

*
*

11
*

10

y5

11
10
x4x3
x2x1
00
01

00

*
*

01

11
*

11
10

x4x3
x2x1
00
01

10

00

*
*

01

11
*

10

y7

11
10
x4x3
x2x1
00
01

*
1

00

01

*
*

11
*

11
10

x4x3
x2x1
00
01

10
1

00
*

01

*
*

1
*

11
*
1

10
y9

11
10

*
*

11
10

34

*
*

Fig. 2. 4 Diagramele Vetch-Karnaugh pentru minimizarea


funciilor y0-y9.
n rezultatul minimizrii au fost obinute urmtoarele
funcii logice:
y 0 x4 x3 x 2

y3 x3 x2 x1
y4 x3 x2 x1
y7 x4 x2
y8 x4 x1

y1 x4 x2 x1

y5 x3 x2 x1

y2 x4 x3 x2

y6 x3 x2 x1

y9 x4 x3

Schema decodificatorului binar-zecimal 842(-3) i


diagrama lui de timp sunt prezentate n figura 2.5.
Costul decodificatorului elaborat n baza acestor funcii
logice va fi de 27 uniti Quine, spre deosebire de cazul clasic
cnd costul ar fi fost de 40 uniti Quine.
Codificatorul este un element funcional, care reprezint
un circuit logic combinaional i este destinat codificrii prin m
bii a uneia din n intrri active dintr-un numr maxim de 2m
intrri. La sinteza codificatoarelor trebuie de inut cont de faptul,
c concomitent nu pot fi active dou sau mai multe intrri, de
aceea la sinteza codificatoarelor n tabelul de adevr fiecare
combinaie a variabilelor de intrare poate avea valoarea egal cu
unu doar pentru o singur variabil i zero pentru toate celelalte.
n acest caz sinteza codificatorului se reduce la reprezentarea
fiecrei ieiri prin disjuncia variabilelor de intrare, care determin
egalitatea cu unu a funciei respective.
Cele descrise mai sus sunt ilustrate mai jos printr-un
exemplu de sintez a unui codificator pentru codul binar-zecimal
8 5 2 4. Tabelul 4.2 reprezint tabelul de adevr pentru sinteza
acestui codificator.

35

Cele descrise mai sus snt ilustrate mai jos printr-un exemplu
de sintez a unui codificator pentru codul binar-zecimal 8 52 4.
Tabelul 2.5 reprezint tabelul de adevr pentru sinteza acestui
codificator.
1

0
4
8
C

Y0 Y1 Y2
x4
1 2 3
x3
5 6 7 x2
9 AB
D E F x1

Y3 Y4 Y5

Y6

Y7 Y8

Y9

Y0

Y1

Y2

Y3
Y4

Y5

Y6

Y7

x4
x3
x2
x1
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
Y8
Y9

Y8

Y9

Fig. 2.5 Schema decodificatorului binar-zecimal 842(-3) i


diagrama lui de timp.

36

Cifra
zecimal

Tabelul 2.5
Ieirile
5 -2 -4

f4

f3

Intrrile
x0

x1

x3

x4

x5

x6

x7

x8

x9

f2

F1

0
1
2
3
4
5
6
7
8
9

1 0 0 0 0 0 0
0 1 0 0 0 0 0
0 0 1 0 0 0 0
0 0 0 1 0 0 0
0 0 0 0 1 0 0
0 0 0 0 0 1 0
0 0 0 0 0 0 1
0 0 0 0 0 0 0
0 0 0 0 0 0 0
0 0 0 0 0 0 0
Setul de funcii care realizeaz
mai sus este urmtorul:

0 0 0 0 0 0
0 0 0 0 1 0
0 0 0 1 0 1
0 0 0 0 1 1
0 0 0 1 0 0
0 0 0 0 1 0
0 0 0 1 0 1
1 0 0 1 1 1
0 1 0 1 0 0
0 0 1 1 1 0
codificatorul din tabelul

f 4 x2 x4 x6 x7 x8 x9 ;
f 3 x1 x3 x5 x7 x9 ;
f 2 x2 x3 x6 x7 ;
f1 x1 x2 x4 x7 x9 .

(2.1)

Folosind legile lui De Morgan, transformm relaiile 2.1


pentru setul de elemente I-NU:

37

0
1
1
0
1
0
0
1
0
1
de

f 4 x2 x4 x6 x7 x8 x9 ;
f3 x1 x3 x5 x7 x9 ;

(2.2)

f 2 x2 x3 x6 x7 ;
f1 x1 x2 x4 x7 x9 .

Schema codificatorului binar-zecimal 85(-2)(-4) i diagrama


lui de timp sunt prezentate n figura 2.6

2.6 Lucrarea de laborator nr. 3


Tema: Sinteza decodificatoarelor i codificatoarelor
Scopul lucrrii: studierea practic a structurii i a
metodelor de sintez a decodificatoarelor i codificatoarelor.
Tema pentru acas
1.
Efectuai sinteza unui decodificator complet cu trei
variabile de intrare.
2.
Efectuai sinteza unui decodificator binar-zecimal
conform variantei din tabelul 4.3 ( la indicaia profesorului).
3.
Efectuai sinteza unui codificator binar-zecimal
conform variantei din tabelul 4.3 (la indicaia profesorului).
Desfurarea lucrrii
a) la standul de laborator:
1. Se verific corectitudinea funcionrii circuitelor integrate
ale standului de laborator.
2. Se asambleaz i se regleaz schema unui decodificator
binar-zecimal din tema pentru acas n setul de elemente I-NU.
3. Se asambleaz i se regleaz schema unui codificator
binar-zecimal din tema pentru acas n setul de elemente I-NU.

38

4. Pentru circuitele asamblate se determin costul i timpul


de reinere.
b) n LogicWorks:
1. Din biblioteca de elemente Simulation Gates.clf se
selecteaz elementele NAND cu numrul corespunztor de intrri.
Din biblioteca Simulation IO.clf se selecteaz dispozitivele de
intrare-ieire Binary Probe, Hex Keyboard i Binary Switch.
2. Se asambleaz schema unui decodificator binar-zecimal
din tema pentru acas n setul de elemente I-NU n Fereastra de
lucru i se verific corectitudinea lui. Se studiaz diagrama de
timp.

39

1
0
1
0
x5

x6

1
0

x4

1
0

x3

1
0

x2

1
0

1
0
x1

1
0
1
0

1
0
x0

x7

x8

x9

F4
1
1

F3

F2

F1
0

F4

F3

F2

F1

200

400

x0
x1
x2
x3
x4
x5
x6
x7
x8
x9
F4
F3
F2
F1

Fig. 2.6 Schema codificatorului binar-zecimal 85(-2)(-4) i


diagrama lui de timp.

40

Nr.
crt.
1.
2.
3.
4.
5.
6.
7.
8.
9.
10.
11.
12.
13.
14.
15.

Codul binar-zecimal
Decodifi- Codificator
cator
8 7 (-2)(-4) 5 3 2 (-1)
8 6 (-1)(-4) 5 3 1 (-1)
8 5 (-2)(-4) 3 3 2 1
8 4 3 (-6)
4221
8 6 1 (-4)
4311
8 5 2 (-4)
4 3 2 (-1)
8 4 3 (-2)
4321
8421
4 4 1 (-2)
8 4 2 (-1)
4 4 2 (-1)
8 4 2 (-3)
4 4 3 (-2)
8 4 1 (-2)
4421
8 3 2 (-4)
5211
8 4 2 (-5)
5 2 2 (-1)
8 4 1 (-6)
5 3 2 (-1)
8 4 1 (-2)
5221

Nr.
crt.
16.
17.
18.
19.
20.
21.
22.
23.
24.
25.
26.
27.
28.
29.
30.

Tabelul 2.6
Codul binar-zecimal
Decodifi- Codificator
cator
3321
8 6 1 (-4)
4221
8 6 (-1)(-4)
4311
8 7 (-2)(-4)
4 3 2 (-1)
8 5 (-2)(-4)
4321
8 6 1 (-4)
4 4 1 (-2)
8 5 2 (-4)
4 4 2 (-1)
8 4 3 (-2)
4 4 3 (-2)
8421
4421
8 4 2 (-1)
5211
8 4 2 (-3)
5 2 2 (-1)
8 4 1 (-2)
5 3 2 (-1)
8 3 2 (-4)
5221
8 4 2 (-5)
5 2 2 (-1)
8 4 1 (-6)
5 3 2 (-1)
8 4 1 (-2)

3. Se asambleaz schema unui codificator binar-zecimal din


tema pentru acas n setul de elemente I-NU n Fereastra de
lucru i se verific corectitudinea lui. Se studiaz diagrama de
timp.
4. Pentru circuitele asamblate se determin costul i timpul
de reinere.
ntrebri
1.
De ce depinde numrul de funcii logice, care trebuie
minimizate la sinteza decodificatoarelor incomplete i care sunt
particularitile lor?

41

2.
Care este raportul dintre numrul de intrri i numrul
de ieiri ale decodificatoarelor complete i incomplete.

2.7. Sumatoarele binare


Prezentare teoretic
Sumatoarele se includ n clasa de circuite logice
combinaionale, n care semnalele prelucrate sunt asociate unor
numere. Sumatoarele execut operaia de adunare a dou numere
i operaia de scdere, care const n sumarea desczutului cu
codul complementar al scztorului.
Realizarea structurii tuturor sumatoarelor pornete de la
dou scheme logice de sumare pe un bit, cunoscute n literatura de
specialitate ca schema semisumatorului i respectiv schema
sumatorului complet. Un rang al unui sumator binar complet are
dou intrri de date a cifrelor operanzilor din rangul respectiv i o
intrare de transport din rangul vecin mai puin semnificativ i
produce la ieire rezultatul sumei n rangul respectiv i bitul de
transport n rangul urmtor mai semnificativ. Tabelul de adevr
care descrie funcionarea unui rang al sumatorului complet i
simbolul de reprezentare al acestuia sunt prezentai n fig. 2.7.
n rangul i sunt sumai doi bii ai i bi (valorile binare din
rangul i ale ambilor operanzi) prezeni la cele dou intrri de date,
precum i bitul de transport ci de la rangul vecin mai puin
semnificativ. Se genereaz dou ieiri si i ci+1, care sunt rezultatul
sumei n rangul i i respectiv cifra de transport n rangul urmtor
mai semnificativ. Din tabelul de adevr putem deduce, c sistemul
de funcii logice, cu ajutorul cruia se descrie structura unui rang
a sumatorului binar complet este urmtoarea:
si ai bi ci ai bi ci ai bi ci ai bi ci ai bi ci ;
ci 1 ai bi ai ci bi ci

42

a
i

b
I

0
0
0
0
1
1
1
1

c
i

0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1
a)

s
i

c
i+1

0
1
1
0
1
0
0
1

0
0
0
1
0
1
1
1
b)

Fig. 2.7. Sumatorul complet: a) tabelul de adevr; b) simbolul


de reprezentare.
Pe baza sumatorului complet se poate realiza simplu
structura unui sumator de n bii. Pentru n=4 structura este cea din
fig. 2.8. Se observ propagarea succesiv a semnalului pe traseul
bitului de transport. n consecin, rezultatul va fi disponibil la

Figura 2.8 Structura sumatorului cu transport succesiv.


ieire doar dup ce semnalul corespunztor bitului de transport va
parcurge ntreg traseul. La sumatoarele cu propagarea succesiv a
transportului, lanul de propagare va introduce o ntrziere
maxim n cazul cnd transportul produs n rangul cel mai puin

43

semnificativ al sumatorului se propag prin toate rangurile lui


pn ajunge la cel mai semnificativ. Este evident c timpul
maximal de funcionare a sumatorului cu transport succesiv crete
n dependen liniar de numrul su de ranguri. Intervalul de
timp mare de sumare este preul pltit de sumatoarele cu transport
succesiv pentru simplitatea structurii.
Sumatorul este una din cele mai importante componente a
oricrui calculator, de aceea viteza lui de lucru reprezint un
criteriu de calitate primordial. Pentru creterea vitezei de lucru a
sumatoarelor au fost propuse i implementate diverse msuri de
natur tehnologic i arhitectural. Msurile luate n plan
tehnologic pot fi de exemplu:
a)
circuitele logice pe care le parcurge semnalul de
transport trebuie proiectate n aa fel, nct s fie redus timpul de
propagare;
b)
se opereaz cu semnal de transport inversat ntre
intrare i ieire;
Aceste msuri ns nu sunt suficiente atunci cnd trebuie
realizate sumatoare pentru cuvinte cu un numr mare de bii.
Soluia n acest caz este arhitectural i presupune renunarea la
transportul succesiv n favoarea celui anticipat (accelerat).
Aceasta de fapt nseamn redefinirea funciei logice a acelei pri
a sumatorului, care formeaz semnalul de transport.
Relaia de definire a transportului poate fi scris sub
forma:
ci 1 ai bi ai ci bi ci ai bi (ai bi )ci

Notnd Gi ai bi i Pi ai bi , relaia de definire a


transportului devine:
c
G Pc
i 1
i
i i

Funcia de generare Gi=1 indic faptul c din rangul i al


sumatorului se genereaz o cifr de transport egal cu 1 indiferent
de valoarea cifrei de transport, care vine din rangul vecin mai

44

puin semnificativ. Funcia de propagare Pi=1 indic faptul c


prin rangul i al sumatorului se va propaga valoarea transportului
ci de la ieirea din rangul vecin mai puin semnificativ.
Structura sumatorului cu transport anticipat este compus
din dou module: modulul de sumare propriu-zis, alctuit din
mai multe sumatoare de un rang i modulul (schema) de transport
anticipat, care genereaz simultan semnalele de transport pentru
toate rangurile sumatorului. Pentru cuvinte cu lungimea de patru
bii schema sumatorului cu transport anticipat este prezentat n
fig. 2.9. Modulul de sumare este format din patru sumatoare
complete de un rang. Generarea semnalelor de transport se
bazeaz pe urmtoarele relaii:
c G P c
1
0
0 IN
c G PG PP c
2
2
1 0
1 0 IN

c G P G P PG P PP c
3
2
2 1
2 1 0
2 1 0 IN

Timpul total de sumare al unui sumator cu transport


anticipat este egal cu timpul de sumare al unui sumator de un rang
plus ntrzierea introdus de schema transportului anticipat,
nedepinznd de numrul de ranguri.

2.8 Lucrarea de laborator nr. 4


Tema:Sinteza sumatoarelor binare

45

Scopul lucrrii: nsuirea deprinderilor practice de sintez a

Figura 2.9. Structura sumatorului cu transport anticipat

46

sumatorului complet i a sumatorului binar cu transport succesiv


i anticipat.
Tema pentru acas
1. De efectuat sinteza sumatorului complet n setul de
elemente I-NU.
2. De efectuat sinteza sumatorului binar pe 4 bii cu transport
anticipat n setul de elemente I-NU.
Desfurarea lucrrii
a) la standul de laborator:
1. Se verific corectitudinea funcionrii circuitelor integrate
ale standului de laborator.
2. Se asambleaz i se regleaz schema sumatorului binar
complet.
3. Se asambleaz i se regleaz schema sumatorului binar pe 4
bii cu transport anticipat. Se realizeaz prin intermediul acestei
scheme un exemplu de adunare i unul de scdere (la indicaia
profesorului).
4. Pentru circuitele asamblate se determin costul i timpul de
reinere.
b) n LogicWorks:
1. Din biblioteca de elemente Simulation Gates.clf se
selecteaz elementele NAND i XOR cu numrul corespunztor
de intrri. Din biblioteca Simulation IO.clf se selecteaz
dispozitivele de intrare-ieire Binary Probe, Hex Keyboard i
Binary Switch.
2. Se asambleaz dou scheme ale sumatorului binar complet
a) n setul de elemente I-NU;
b) utiliznd elemente XOR i SI-NU.
Se verific corectitudinea lor. Se studiaz diagramele de timp.

47

3. Se asambleaz schema sumatorului binar pe 4 bii cu


transport anticipat utiliznd elemente XOR pentru fiecare rang de
sumare i elemente I-NU pentru transportul anticipat. Se verific
corectitudinea schemei. Se studiaz diagrama de timp.
4. Pentru circuitele asamblate se determin costul i timpul de
reinere.
ntrebri
1.
Determinai timpul maximal de sumare pentru
structurile din figurile 2.8 i 2.9 considernd c reinerea
semnalului ntr-un element logic este egal cu .
2.
Care sunt restriciile care intervin n sinteza schemei
transportului anticipat odat cu creterea lungimii operanzilor?
2.9 COMPARATOARELE
Prezentare teoretic
Comparatoarele sunt incluse n clasa circuitelor logice
combinaionale care asigur compararea cuvintelor binare.
Comparatorul elementar reprezint un circuit combinaional
simplu capabil s detecteze egalitatea a dou cuvinte binare
aplicate la intrrile de date, furniznd la ieire valoarea respectiv
a unui bit special de egalitate. Evident, c cuvintele de la intrrile
de date ar putea s nu fie egale. n cazul cnd cuvintele comparate
sunt numere, atunci prin comparare se va putea stabili nu doar
dac sunt egale sau nu cuvintele respective, ci i care din ele este
mai mare sau mai mic. n acest caz comparatorul va fi mai
complex i va produce trei semnale de ieire: bitul de
superioritate, bitul de inferioritate i bitul de egalitate.
Cele mai simple sunt comparatoarele, la care unul dintre
cuvintele, ce se compar este cunoscut dinainte, adic este o

48

constant. De aceea ele se numesc comparatoare cu constante i


pot fi folosite att la detectarea egalitii, ct i a inegalitii
cuvintelor comparate. Structura acestor comparatoare este foarte
simpl i sinteza lor se efectueaz n felul urmtor. Pentru
detectarea egalitii se folosete un element logic I, numrul de
intrri al cruia este egal cu numrul de bii al cuvintelor
comparate. Cuvntul ce se compar cu constanta se aplic la
intrrile elementului logic n felul urmtor. Dac valoarea
constantei n rangul i este egal cu 1, atunci rangul respectiv se
aplic direct, iar dac aceast valoare este 0, atunci rangul
respectiv se aplic printr-un inversor. n consecin la ieirea
elementului I respectiv vom avea 1 logic doar atunci cnd
cuvntul aplicat va coincide cu constanta respectiv.
Pentru a efectua sinteza unui comparator de detectare a
inegalitii unui cuvnt cu o constant se folosete un element
logic SAU, numrul de intrri al cruia este egal cu numrul de
bii al cuvintelor comparate. Aplicarea la intrrile elementului
logic a cuvntului ce se compar cu constanta se efectueaz n
felul urmtor. Dac valoarea constantei n rangul i este egal cu 0,
atunci rangul respectiv se aplic direct, iar dac aceast valoare
este 1, atunci rangul respectiv se aplic printr-un inversor. La
ieirea elementului SAU n acest caz vom avea 1 logic atunci cnd
cuvntul aplicat nu va coincide cu constanta respectiv i 0 doar n
cazul cnd cuvintele comparate vor coincide.
Sinteza unui comparator, care este destinat de a stabili dac
un numr oarecare face sau nu parte dintr-un interval, se
efectueaz prin metoda clasic, adic tabelul de adevr al funciei
care exprim ieirea comparatorului, se completeaz cu 1 pentru
combinaiile ce exprim valorile numerelor din intervalul
respectiv i cu 0 pentru celelalte combinaii. Dup aceea funcia
respectiv se minimizeaz.
Sinteza comparatoarelor, destinate stabilirii care din dou
numere este mai mare, este practic imposibil dac se folosesc
metodele clasice. S presupunem, c este necesar sinteza unui

49

comparator, care ar stabili egalitatea sau care din dou numere de


opt bii este mai mare sau mai mic. Metoda clasic de sintez ar
necesita construirea unui tabel de adevr cu 2(8+8)=65536 rnduri i
ulterioara minimizare a funciei (funciilor) respective. n
asemenea cazuri soluia este utilizarea metodei de decompoziie a
problemei, care presupune soluionarea prin fragmentare. Datorit
fragmentrii rezolvarea i soluionarea unei probleme complexe
se reduce la formularea i soluionarea unor probleme mai simple.
S exemplificm cele expuse, prezentnd n continuare sinteza
comparatorului cu trei ieiri.
Fie c avem de comparat dou cuvinte binare A=a3a2a1a0 i
B=b3b2b1b0. Sinteza direct ar necesita scrierea formelor canonice
pentru trei funcii FA=B de egalitate, FAB de superioritate, FAB
de inferioritate dintr-un tabel de adevr cu 2 (4+4) = 256 rnduri.
Practic sinteza se va realiza prin compararea separat a cifrelor de
rang 3, 2, 1, 0. Pentru aceasta este necesar sinteza unui element
de comparare, care compar dou cuvinte de un bit, producnd trei
ieiri. Pentru aceste ieiri vom obine funciile fe de egalitate, fs de superioritate i fi - de inferioritate. Apoi cu ajutorul
elementului proiectat se va construi un comparator de patru bii.
n figura 2.10 a) este prezentat tabelul de adevr pentru
funciile fe, fs i fi. Aceste trei funcii se reprezint cu ajutorul
urmtoarelor expresii logice:
f e ai bi ai bi a b i a b
i
i i
f s ai bi

(2.3)

f i ai bi

Circuitul care realizeaz funciile logice de mai sus este


prezentat n fig. 2.10 b).
ai

bi

fe

fs

fi

50

0
0
1
1

0
1
0
1

1 0 0
0 0 1
0 1 0
1 0 0
a) Tabelul de adevr

b) Schema logic

Figura 2.10. Elementul de comparare a doi bii.


Folosind relaiile (2.3) putem scrie cele trei funcii logice n
conformitate cu care funcioneaz comparatorul de patru bii:
- relaia de egalitate A=B se exprim prin funcia logic:
FA=B = fe3 fe2 fe1 fe0,
(2.4)
deoarece relaia A=B presupune c a3=b3, a2=b2, a1=b1 i a0=b0;
- relaia de superioritate AB presupune c a3b3; sau a3=b3
i a2b2; sau a3=b3 i a2=b2 i a1b1; sau a3=b3 i a2=b2 i a1=b1 i
a0b0 ceea ce conduce la funcia logic:

FA B f s3 f e3 f s 2 f e3 f e2 f s1 f e3 f f e1 f
(2.5)
s0
e2
relaia de inferioritate AB presupune c a3b3; sau a3=b3
i a2b2; sau a3=b3 i a2=b2 i a1b1; sau a3=b3 i a2=b2 i a1=b1 i
a0b0 de unde rezult funcia logic:
FA B f i3 f e3 f i 2 f e3 f e2 f i1 f e3 f f e1 f
(2.6)
e2
i0
Schema comparatorului paralel care realizeaz funciile
(2.4), (2.5) i (2.6) este prezentat n fig. 2.11 (este notat prin C i
elementul pentru compararea cifrelor de rangul i).

51

a3

b3

a2

C3
C3

fi3

fs3

b2

a1

C3
C2

fe3

fi2

fs2

b1

C3
C1

fe2

fi1

fs1

fe3
F A=B fe2
fs1

fe1

fe3
fi2
fs3

b0

C3
C0

fe3
fs2
fe3
fe2
fe1
fe0

a0

fi0

fs0

fe0

fi3

fe3
F A>B fe2
fi1

F A<B

fe3
fe2
fe1
fi0

fe3
fe2
fe1
fs0

Fig. 2.11 Modulul comparator paralel de patru bii


F A>B

a3
b3

a2
b2

a1
b1

a0
b0

F A=B

a3
b3

a2
b2

a1
b1

a0
b0
F A<B

Figura 2.12 Modulul comparator succesiv de patru bii

52

Acelai circuit este realizat n varianta succesiv n figura


2.12.
Alt modalitate de sintez a comparatorului presupune
realizarea operaiei (A-B) pe un sumator, dup care urmeaz
analiza rezultatului obinut. Dup cum se tie, sumatoarele
execut operaia de scdere prin sumarea desczutului la codul
complementar al scztorului. De aceea cuvntul A se va aplica
direct la una dintre cele dou intrri de date ale sumatorului, iar
pentru a obine codul complementar al lui B acesta trebuie aplicat
la a doua intrare de date, fiind n prealabil inversat, iar la intrarea
de transport a celui mai puin semnificativ rang al sumatorului
trebuie aplicat unu logic.
Pentru a stabili cum se va determina relaia dintre cuvintele
comparate cu ajutorul sumatorului vom lua ca exemplu dou
numere pozitive (bitul semnului lipsete) A i B cu lungimea de
patru bii. Efectum operaia de scdere i analizm rezultatele
obinute pentru toate cele trei cazuri posibile: A B, A=B, A B.
AB

A=B

AB

A=11(10)=1011(2)
B=10(10)=1010(2)

A=11(10)=1011(2)
B=11(10)=1011(2)

A=9(10)=1001(2)
B=12(10)=1100(2)

(A-B) 1011
+ 0101
1

(A-B) 1011
+ 0100
1

(A-B) 1001
+ 0011
1

01
0001

Cout S

01
0000

Cout S

00
1101

Cout S

Din exemplul prezentat rezult c:


- relaia de superioritate A B are loc cnd cifra
transportului urmtor Cout=1 i suma S0;

53

relaia de egalitate A=B are loc cnd suma S=0.


relaia de inferioritate AB este adevrat cnd cifra
transportului urmtor Cout=0.
Schema comparatorului obinut n urma analizei
efectuate mai sus pentru dou cuvinte de patru bii este prezentat
n fig. 2.13

1
NotB3
NotB2
NotB1
NotB0

B3
B2
B1
B0

A3
A2
A1
A0

A3
A2
A1
A0

CO

Fs
S3
S2
S1
S0

Fe

Fi
CI

Fig. 2.13 Comparatorul de patru bii n baza sumatorului

2.10 Lucrarea de laborator nr. 5


Tema: Sinteza comparatoarelor
Scopul lucrrii: nsuirea deprinderilor practice de sintez
a diferitor tipuri de comparatoare.
Tema pentru acas
1.
Efectuai sinteza unui comparator cu cinci intrri i
trei ieiri conform variantei proprii din tabelul 2.7, avnd n
vedere c:

54

I ieire compararea la egalitate cu o constant


II ieire compararea la inegalitate cu o constant
III ieire depistarea intervalului
2. Efectuai sinteza modulului comparator de patru bii,
utiliznd setul de elemente SI-NU.
3.
Efectuai sinteza comparatorului de opt bii n baza
sumatorului
Nr.
crt.
1.
2.
3.
4.
5.
6.
7.
8.
9.
10.
11.
12.
13.
14.
15.

I
ieire
1.
2.
3.
4.
5.
6.
7.
8.
9.
10.
11.
12.
13.
14.
15.

II
ieire
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16

III
ieire
10-19
11-19
12-18
10-20
1-11
2-10
3-12
4-12
14-19
1-14
13-20
16-29
1-26
1-27
14-28

Nr.
crt.
16.
17.
18.
19.
20.
21.
22.
23.
24.
25.
26.
27.
28.
29.
30.

I
ieire
16.
17.
18.
19.
20.
21.
22.
23.
24.
25.
26.
27.
28.
29.
30.

Tabelul 2.7
II
III
ieire ieire
15
7-15
14
7-16
13
7-17
12
8-19
11
8-20
10
8-18
9
9-19
8
9-24
7
9-15
6
9-26
5
10-21
4
10-22
3
10-23
2
15-24
1
16-25

Desfurarea lucrrii
a) la standul de laborator:
1. Se verific corectitudinea funcionrii circuitelor integrate
ale standului de laborator.

55

2. Se asambleaz i se regleaz schema comparatorului cu


cinci intrri i trei ieiri.
3. Se asambleaz i se regleaz schema modulului
comparator de patru bii. Se efectueaz compararea a dou
cuvinte binare de patru bii (la indicaia profesorului).
4. Se asambleaz i se regleaz schema comparatorului de
opt bii n baza sumatorului. Se efectueaz compararea a dou
cuvinte binare de opt bii (la indicaia profesorului).
5. Pentru circuitele asamblate se determin costul i timpul
de reinere.
b) n LogicWorks:
1. Din biblioteca de elemente Simulation Gates.clf se
selecteaz elementele NAND cu numrul corespunztor de intrri.
Din biblioteca Simulation IO.clf se selecteaz dispozitivele de
intrare-ieire Binary Probe, Hex Keyboard i Binary Switch.
2. Se asambleaz schema comparatorului cu cinci intrri i
trei ieiri n Fereastra de lucru i se verific corectitudinea ei. Se
studiaz diagrama de timp.
3. Se asambleaz schema modulului comparator de patru bii.
Se efectueaz compararea a dou cuvinte binare de patru bii ( la
indicaia profesorului). Se studiaz diagrama de timp.
4. Se asambleaz schema comparatorului de opt bii n baza
sumatorului. Se efectueaz compararea a dou cuvinte binare de
opt bii ( la indicaia profesorului). Se studiaz diagrama de timp.
5. Pentru circuitul asamblat se determin costul i timpul de
reinere.
ntrebri

56

1. Demonstrai c funcia de egalitate fe din 2.3 poate fi


descris cu relaia f e ai bi ai bi . Cum poate fi modificat, n
acest caz implementarea funciei fe din figura 2.10, b?
2. Care este viteza de lucru a comparatorului din fig. 2.11?
Depinde ea de numrul de ranguri?
3. Efectuai o analiz comparativ a schemelor din figurile
2.11 i 2.12.
4. E posibil oare sinteza comparatorului numai cu
funciile de superioritate fs i inferioritate fi, excluznd funcia de
egalitate? Dac da, atunci scriei relaiile pentru funciile logice
FA=B, FAB, FAB i caracterizai eventualul comparator sub aspectul
costului de implementare i al vitezei de lucru. Comparai-l cu cel
din figura 2.11.
5. Modificai modulul comparator din figura 2.11 astfel nct
s devin posibil expandarea acestuia pentru compararea
cuvintelor de 4 bii.
3. SINTEZA CIRCUITELOR LOGICE SECVENIALE
3.1 Particularitile procesului de sintez a circuitele logice
secveniale
Circuitele logice secveniale (CLS) se caracterizeaz prin
faptul c n orice moment de timp vectorul de ieire al circuitului
depinde nu numai de semnalele de la intrare din acel moment
(ignornd timpul de propagare) ci i de semnalele de la intrare
aplicate n momentele de timp anterioare. Aceast dependen se
datoreaz prezenei n CLS a unor elemente de memorie, care
reprezint mai multe stri logice stabile, comandate prin intrri i
particip la formarea semnalelor de ieire. Rezult c un CLS
conine o schem combinaional completat cu o structur de
memorare.
Sinteza unui CLS se efectueaz n urmtoarele etape:

57

descrierea necesitilor ce trebuie s le rezolve


circuitul respectiv (prin text, desen, diagrame etc.);
reprezentarea acestei descrieri sub forma unui tabel de
tranziie;
deducerea funciilor logice i minimizarea acestora;
implementarea acestor funcii minimizate sub forma
unor reele de comutare prin intermediul circuitelor integrate;
Tabelul de tranziie se deosebete de tabelul de adevr prin
faptul c aici trebuie luat n consideraie i factorul timpului.
Acest tabel include urmtoarele pri componente:
- valoarea variabilelor de intrare la orice moment de timp t;
- valoarea funciilor (vectorilor) de ieire la momentul de
timp t;
- valoarea funciilor(vectorilor) de ieire, care vor rezulta la
momentul de timp t+1 n urma aplicrii semnalelor de intrare n
momentul de timp precedent t.
n calitate de valori a funciilor logice, care trebuie deduse i
minimizate, se iau valorile funciilor de ieire la momentul t+1,
iar n calitate de variabile a acestor funcii se iau valorile
variabilelor de intrare la momentul t i valorile funciilor de ieire
la momentul t, adic toate datele care asigur tranziia circuitului
respectiv de la starea care o are n momentul t la starea care
trebuie s-o aib n momentul t+1.
3.2 Circuitele basculante bistabile
Circuitele basculante bistabile (CBB) sunt circuite
elementare secveniale i se caracterizeaz prin faptul c tot
timpul prezint una din dou posibile stri stabile. Aceste dou
stri codificabile prin cele dou valori binare (0 sau 1) se
utilizeaz de regul n calculatoarele numerice ca suport pentru
memorarea unui bit.
Exist mai multe tipuri de circuite basculante bistabile sau
prescurtat bistabile. Primul ca ordine a apariiei i cel mai simplu

58

este bistabilul de tip RS. Funcionarea acestuia este descris de


tabelul de tranziie 3.1. n acest tabel S (Set) este intrarea de
scriere, R (Reset) este intrarea de tergere, Qt este starea
bistabilului n momentul t, iar Qt+1 este starea bistabilului n
momentul t+1, care rezult n urma aplicrii valorilor semnalelor
respective la intrare i strii bistabilului n momentul t.
Combinaia S =R=1 este interzis deoarece n urma aplicrii ei
starea bistabilului va fi incert din cauza asimetriei reale a
elementelor logice folosite la implementarea bistabilului.
Tabelul 3.1
S
R
Qt
Qt+1
0
0
0
0
0
0
1
1
0
1
0
0
0
1
1
0
1
0
0
1
1
0
1
1
1
1
0
*
1
1
1
*
Tabelul de tranziie al bistabilului RS
Din tabelul 3.1 uor se poate deduce c:
Q
S R Qt ,
t 1
cu condiia

(3.1)

RS 0,

(3.2)
Cu ajutorul formulelor de Morgan expresia (3.1) poate fi
uor transformat n una din urmtoarele dou forme:
Qt 1 S R Q t
Qt 1 S R Q t

59

(3.3)
(3.4)

Expresiile (3.3) i (3.4) pot fi implementate cu ajutorul a


dou elemente logice SAU-NU (figura 3.1, a) ori cu ajutorul a
dou elemente logice I-NU (figura 3.1, b) i n aa fel se obine
schema bistabilelor RS asincrone.

a)

b)

Figura 3.1. circuitul bistabil RS asincron: a n setul I-NU; b


n setul SAU-NU.

n foarte multe aplicaii este utilizat bistabilul RS sincron


(figura 3.2). Elementele logice 1 i 2 formeaz bistabilul propriuzis, iar elementele 3 i 4 realizeaz sincronizarea cu un semnal de
ceas, CLK. Acest semnal activeaz intrrile S i R numai cnd se
afl n starea logic 1, inhibndu-le pe durata ct se afl n stare
logic 0.

a)
b)
Figura 7.2. Circuitul bistabil RS sincron: a)schema logic;
b)-simbolul.

60

Pornind de la bistabilul RS, se obine bistabilul de tip D n


cazul cnd se stabilete condiia S R . n acest caz semnalul de
la ieire va fi identic cu cel de la intrare. Funcionarea bistabilului
de tip D este descris de relaia
Qt 1 D

n care D intrarea de date. Aceast ultim relaie reflect


capacitatea bistabilului de tip D de a pstra direct o informaie,
aplicaia principal a circuitului fiind memorarea cuvintelor
binare. Cea mai simpl schem a circuitului bistabil D sincron
este prezentat n figura 3.3. Faptul c informaia de la intrare este
transmis la ieire i apoi intrarea este inactivat a condus la
denumirea de latch (lact) atribuit bistabilelor de tip D.

a)
b)
Figura 7.3. Circuitul bistabil D sincron: a - schema;
b simbolul.
Existena restriciei S=R=1 constituie o dificultate pentru
proiectani, de aceea foarte des se recurge la utilizarea circuitului
bistabil de tip JK. Bistabilul JK i pstreaz funcionalitatea i n
cazul cnd S=R= 1. Aceast combinaie a semnalelor de la intrare
se folosete pentru a inversa starea bistabilului. Funcionarea
bistabilului JK este prezentat n tabelul de tranziie 3.2, iar
funcia logic ce rezult din acest tabel este reflectat de expresia
logic (3.5).
Q
JQt K Qt ,
t 1

61

(3.5)

J
0
0
0
0
1
1
1
1

Tabelul 3.2
Tabelul de tranziie al bistabilului JK
K
Qt
Qt+1
0
0
0
0
1
1
1
0
0
1
1
0
0
0
1
0
1
1
1
0
1
1
1
0

Din tabelul 3.2 se observ c intrrile J i K pot fi tratate ca


intrri S i respectiv R. ns n cazul, cnd J=K=1, bistabilul i
schimb starea anterioar (01, respectiv 10). Bistabilul JK se
realizeaz de obicei n baza bistabilului RS ntr-o form cunoscut
sub numele de master-slave (stpn-sclav). Circuitul JK de tip
master-slave (figura 3.4) conine dou bistabile RS. Analiznd
modul de funcionare a circuitului se poate constata c informaia
de la intrare este transferat la ieire pe frontul negativ al
semnalului de ceas. Asemenea circuite sunt denumite n literatura
de specialitate ca bistabile flip-flop.

62

a)
b)
Figura 3.4. Circuitul bistabil JK sincron: a) schema; b)
simbolul.
Bistabilul JK este universal, avnd aplicaii multiple. Dup
cum s-a menionat mai sus, el poate funciona n regim de bistabil
RS. Dac intrrile J i K sunt conectate ntre ele printr-un inversor,
circuitul devine bistabil D, cu intrarea D pe linia J. Dac J=K=1,
atunci bistabilul JK devine bistabil de tip T, care basculeaz la
fiecare impuls de ceas.
3.3 Registrele
Registrele se includ n categoria elementelor funcionale
secveniale i sunt destinate memorrii i procesrii cuvintelor
binare. Componenta de baz a oricrui registru sunt bistabilele.
Structura general a unui registru este prezentat n figura 3.5. i
este constituit din n bistabile (n cazul de fa de tip D), avnd un
semnal de ceas CLK comun pentru toate bistabilele (B). Intrarea
de tergere CLR , activ pe zero logic, este prezent la
majoritatea registrelor i permite resetarea celor n bistabile.
Intrrile S1 i S0 comand cele n comutatoare logice (CM),
asigurnd astfel selecia regimului de lucru al registrului.
Comutatoarele, n dependen de codul de selecie, por asigura
conectarea intrrilor bistabilelor n trei moduri: la ieirea Bi din

63

stnga, din dreapta sau la intrarea de date D. n dependen de


conectarea intrrilor bistabilelor, registrul poate ncrca un cuvnt
binar n cod paralel sau succesiv.

Figura 3.5 Structura general a unui registru


n regimul de ncrcare paralel, cuvntul pentru nscriere se
aplic la intrrile de date Dn-1, , D0 portul de intrare. Cuvntul
nscris este accesibil la ieirile Qn-1, , Q0 portul de ieire.
ncrcarea datelor n registru se realizeaz la aplicarea semnalului
de ceas.
n regimul succesiv de ncrcare a datelor cuvntul binar
poate fi deplasat spre dreapta sau spre stnga. Pentru nscrierea
succesiv se folosesc dou intrri de date: spre dreapta DSD i
respectiv spre stnga DSS. Registrul capabil s deplaseze datele
att la stnga, ct i la dreapta se numete registru cu deplasare
bidirecional. Acest registru poate fi utilizat nu numai pentru
memorarea unui cuvnt binar, ci i pentru procesarea lui, deoarece
deplasarea spre dreapta cu i poziii este echivalent cu operaia de
mprire a cuvntului la 2i iar deplasarea spre stnga cu operaia
de inmulire cu 2i .
Cuvntul de n bii nscris pe intervalul de n tacte prin
intrarea DSD, respectiv DSS este pierdut secvenial bit cu bit la

64

ieirea Q0, respectiv Qn-1 pe urmtorul interval de n tacte. Dac


ns se conecteaz ieirea Q0 la DSD, respectiv Qn-1 la DSS se
obine structura de registru n inel sau registru cu deplasare
ciclic. ntr-un asemenea registru cuvntul nscris iniial este
recirculat n interiorul registrului.
n continuare vom exemplifica sinteza unui registru de
patru bii cu ncrcare paralel i deplasare bidirecional. Pentru
o generalizare complet se va asigura, de asemenea, pstrarea
cuvntului ncrcat n registru. Pentru a realiza pstrarea datelor,
comutatoarele trebuie s aib cte o intrare suplimentar conectat
la ieirea bistabilului din acelai rang. Funcionarea unui
asemenea registru este descris n tabelul 3.3.
Tabelul 3.3
Intrri
Ieiri
Regim de
s D
DS
DSD
Q3
Q2
Q1 Q0
S1
t
S
lucru
i
0
X
Q3
Q2
Q1 Q0
Pstrare
0 0 X X
Deplasare
DSS
Q2
Q1
Q0 DSS
0 1 X X
stnga
Deplasare
DS
DSD
X
Q3
Q2 Q1
1 0 X
t+1
D
dreapta
ncrcare
D
X
X
D3
D2
D1 D0
1 1 i
paralel
Notnd prin Ji, Ki intrrile de setare, respectiv de resetare ale
bistabilelor cu ieirile Qi i folosind tabelul 3.1, se pot obine
relaiile care descriu funcionarea registrului n cele patru moduri
de operare:

65

J 3 K 3 s1s0Q3 s1s0Q2 s1s0 DSD s1s0 D3 ,


J 2 K 2 s1s0Q2 s1s0Q1 s1s0Q s1s0 D ,
3
2
3.6
J K1 s1s0Q1 s1s0 Q s1s0Q s1s0 D1,
1
0
2
J 0 K 0 s1s0Q0 s1s0 DSS s1s0Q s1s0 D .
0
1
Schema registrului sintetizat este dat n figura 3.6.
3.4 Lucrarea de laborator nr. 6
Tema: SINTEZA REGISTRELOR
Scopul lucrrii: Studierea registrelor i metodelor lor de
proiectare.
Tema pentru acas
Conform variantei indicate de profesor efectuai sinteza
unui registru pe 4 bii, setul I-NU, care realizeaz operaiile
definite n tabelul 3.4.
Nr.
var.
1

Bistabilul
JK

2
JK
3
JK
4
JK

Modurile de operare
ncrcare paralel
Deplasare aritmetic stnga
ncrcare paralel
Deplasare aritmetic dreapta
Meninere
Deplasare aritmetic stnga
Meninere
Deplasare aritmetic dreapta

66

Tabelul 3.4.
Nr.
Bistavar.
bilul
13
D
14

15

16

5
JK
6
JK
7
JK
8
JK
9
JK
10
JK
11
JK
12
JK

ncrcare paralel
Deplasare ciclic stnga
ncrcare paralel
Deplasare ciclic stnga
Meninere
Deplasare ciclic stnga
Meninere
Deplasare ciclic dreapta
ncrcare paralel
Deplasare aritmetic stnga
ncrcare paralel
Deplasare aritmetic dreapta
Meninere
Deplasare aritmetic stnga
Meninere
Deplasare aritmetic dreapta

17

18

19

20

21

22

23

24

Desfurarea lucrrii
a) la standul de laborator:
1. Se verific corectitudinea funcionrii circuitelor integrate
ale standului de laborator.
4. Se asambleaz i se regleaz schema registrului (conform
variantei). Se verific pe un exemplu concret corectitudinea
funcionrii lui.
5. Pentru circuitul asamblat se determin costul i timpul de
reinere.
b) n LogicWorks:
1. Din biblioteca de elemente Simulation Gates.clf se
selecteaz elementele necesare.. Din biblioteca Simulation IO.clf
se selecteaz dispozitivele de intrare-ieire Binary Probe, Hex
Keyboard, Binary Switch i Clock.

67

2. Se asambleaz schema registrului (conform variantei). n


Fereastra de lucru i se verific corectitudinea ei. Se studiaz
diagrama de timp.
3. Pentru circuitul asamblat se determin costul i timpul de
reinere.
ntrebri
1. Demonstrai c circuitul bistabil JK (fig. 3.4,a) se
comport ca un bistabil de tip T dac J=K=1.
2. Realizai conversia bistabilelor SR T i D T.
Prezentai schemele posibile.
3. Avem un registru de patru bii realizat cu bistabile de tip
D n care este nscris un cuvnt binar. Realizai conexiunile
necesare astfel nct s se asigure ntr-un singur tact deplasarea la
dreapta cu dou ranguri.
4. Propunei schema unui registru cu bistabile de tip D
care s asigure realizarea operaiei de nmulire cu 2 a cuvntului
binar nscris n registru.
5. Modificai schema registrului din fig. 3.6, utiliznd
circuite multiplexoare pentru realizarea relaiilor 3.6.

68

s1
s0
DSS
s0
s1

DEV0
Q0

J
Q
C
KR Q

s1
s0
D0
s1
s0
s1
s0

s0
s1

S
J
Q
C
KR Q

s1
s0
D1
s1
s0
s1
s0

DEV1
Q1

DEV2
Q2

J S Q
C
KR Q

s0
s1
s1
s0
D2
s1
s0
s1
s0

s0
s1
DSD
s1
s0
D3
s1
s0
Not CLR

DEV3

J
Q
C
KR Q

CLK

Figura 3.6. Registru cu deplasare bidirecional.

69

Q3

3.5 Numrtoarele
Prezentare teoretic
O clas important de circuite logice secveniale o
reprezint numrtoarele (contoarele). Destinaia numrtorului
este nregistrarea numrului de impulsuri aplicate la intrarea lui i
divizarea frecvenei acestor impulsuri. Componenta de baz a
numrtoarelor sunt bistabilele. Un numrtor are M stri
distincte. Tranziia ntre strile succesive se produce n urma
impulsurilor aplicate la intrarea numrtorului. Dup aplicarea
unui numr de M impulsuri, numrtorul revine n starea iniial
(de exemplu n starea zero). Un astfel de circuit reprezint un
numrtor modulo M. Relaia dintre modulo M i numrul de
bistabile n, ce intr n componena numrtorului este urmtoarea:
n =[log2M]. Dac numrul n nu este ntreg, atunci el se rotunjete
pn la cel mai apropiat numr ntreg mai mare dect cel obinut.
Numrtoarele se clasific dup dou criterii: n
dependen de ordinea numrrii i n dependen de faptul cum
i schimb starea bistabilele, Dac numrtorul realizeaz o
succesiune de stri codificate n ordine cresctoare, atunci el se
numete numrtor direct, iar dac succesiunea strilor este n
ordine descresctoare, atunci el se numete numrtor invers.
Numrtorul care realizeaz att numrarea direct, ct i cea
invers se numete reversibil. Numrtoarele se divizeaz n
sincrone sau asincrone n dependen de faptul cum i schimb
starea bistabilele ce intr n componena lor. Dac bistabilele i
schimb starea concomitent, atunci numrtoarele se numesc
sincrone, iar dac starea lor se schimb succesiv numrtoarele se
numesc asincrone.
Pentru un numrtor modulo 8 vor fi necesare trei
bistabile, succesiunea de numrare n cele dou sensuri este
prezentat n tabelul 3.5. Analiza succesiunii cifrelor de rang 0

70

conduce la concluzia c succesiunea respectiv poate fi realizat


n baza bistabilelor de tip T, care basculeaz la fiecare impuls de
ceas. Cu alte cuvinte bistabilul T este un numrtor modulo 2.
Extinznd analiza tabelului 3.5 pentru rangurile 1, 2, , se poate
observa c un numrtor modulo M=2n se obine prin nserierea a
n bistabile de tip T. ntr-o asemenea nseriere fiecare din
bistabilele de tip T cnd revine n starea iniial (zero) trebuie s
transmit un semnal de comand la intrarea de ceas a bistabilului
aflat n rangul vecin mai semnificativ. Impulsurile de numrare
trebuie aplicate la intrarea de ceas a bistabilului de rang 0.

Nr. de
impulsuri
0
1
2
3
4
5
6
7
8

Numrare direct
rang
2
1
0
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
0
0
0

Tabelul 3.5
Numrare invers
Rang
2
1
0
1
1
1
1
1
0
1
0
1
1
0
0
0
1
1
0
1
0
0
0
1
0
0
0
1
1
1

Schema numrtorului asincron, direct modulo 8 obinut


prin nserierea a trei bistabile JK, ajustate la bistabile T prin
conectarea de unu logic la intrrile J i K, este prezentat n figura
3.7.

71

Q0

Q1

Q2

1
CLK

S
J
Q
C
KR Q

S
J
Q
C
KR Q

S
J
Q
C
K R Q

Not CLR

Figura 3.7. Numrtor asincron modulo 8


Pe frontul negativ al primului impuls de numrare bistabilul
Q0 se va comuta din 0 n 1, iar Q1 i Q2 vor rmne n starea de
zero logic. Pe frontul negativ al celui de-al doilea impuls de
numrare Q0 se va comuta din 1 n 0. Deoarece ieirea Q0
comand intrarea de ceas a bistabilului Q1, atunci frontul negativ
la ieirea Q0 va duce la comutarea lui Q1 din 0 n 1, Q2 rmnnd
n starea zero. Deci se observ c pe fiecare front negativ al
impulsului de numrare basculeaz Q0, Q1 se inverseaz pe frontul
negativ al ieirii lui Q0, iar Q2 se inverseaz pe frontul negativ al
lui Q1. Pentru a realiza numrarea n sens invers conectarea
bistabilelor din figura 3.7 se face astfel nct intrarea de ceas a
fiecrui bistabil s fie comandat de ieirea invers a bistabilului
din rangul vecin mai puin semnificativ. Numrtorul din figura
3.7 este asincron, deoarece, dup cum s-a menionat mai sus,
comutarea bistabilelor este succesiv n timp. Un numrtor
asincron are structura simpl dar i rapiditatea lui este relativ
mic, fiind determinat de comutarea succesiv a bistabilelor.
La numrtoarele sincrone impulsul de numrare se aplic
simultan la intrrile de ceas ale tuturor bistabilelor i acestea se
vor comuta sincron. Oricare bistabil al unui numrtor sincron se
comut simultan cu celelalte la aplicarea impulsului de numrare
n starea, dependent de valoarea semnalelor la intrrile lui. Se
poate observa din analiza succesiunii directe (tabelul 3.5) c

72

oricare bistabil trebuie s-i inverseze starea numai atunci cnd


toate bistabilele de rang inferior sunt n starea de unu logic.
Pentru un numrtor sincron modulo 16 condiiile de basculare se
stabilesc conform relaiilor:
T0=1,
T1=Q0,
T2=Q0Q1,
(3.7)
T3=Q0Q1Q2.
Schema numrtorului este prezentat n figura 3.8. n acest
numrtor este implementat propagarea paralel a transportului.
Q0

Q1

Q2

Q3

CLK

S
J
Q
C
KR Q

T1

S
J
Q
C
KR Q

T2

S
J
Q
C
KR Q

T3

S
J
Q
C
KR Q

Not CLR

Figura 3.8 Numrtor sincron cu transport paralel.


Condiiile (3.7) pot fi rescrise astfel:
T0=1,
T1=T0Q0=Q0,
T2=T1Q1,
(3.8)
T3=T2Q2.
Implementarea relaiilor (3.8) conduce la structura
numrtorului sincron cu transport succesiv, care are avantajul
utilizrii de elemente logice I numai cu dou intrri, dar i
dezavantajul conectrii succesive a elementelor I.
Dac se dorete o funcionare reversibil, numrtorul
trebuie s conin un semnal de comand Up/Down. Acest semnal

73

va determina sensul de numrare direct/invers prin selectarea fie a


ieirilor directe Q, fie a ieirilor inverse Q. O structur reversibil
se obine simplu dac la ieirea fiecrui bistabil este conectat un
comutator logic care va selecta pentru numrarea direct ieirea
Q, iar pentru numrarea invers ieirea Q, dup cum este artat n
figura 3.9.
1

CLK

S
J
Q
C
KR Q

S
J
Q
C
K R Q

Not CLR
UP/DOWN

Figura 3.9 Numrtor asincron reversibil.


Pn acum au fost prezentate numrtoarele asincrone i
sincrone modulo M=2n. n continuare vom prezenta sinteza
numrtoarelor modulo K, 2n-1K2n.
Structura unui numrtor asincron modulo K se obine dintrun numrtor asincron modulo 2n la care se adaug un
decodificator. n momentul cnd starea binar a numrtorului are
valoarea K(10) decodificatorul trebuie s activeze semnalul
asincron de tergere CLR pentru a reseta bistabilele numrtorului
. n figura 3.10 este prezentat un numrtor asincron modulo 10.

74

Q0

CLK

S
J
Q
C
KR Q

Q2

Q1

S
J
Q
C
KR Q

S
J
Q
C
K R Q

Q3

S
J
Q
C
K R Q

Not CLR

Figura 3.10 Numrtor asincron modulo 10.


Un circuit numrtor este n fond un automat de tip
Moore, la care vectorul de ieire este determinat de vectorul de
stare. De aceea sinteza unui numrtor sincron modulo M se
efectueaz n cteva etape, care sunt urmtoarele:
Se determin numrul de bistabile ale numrtorului conform
relaiei n=[log2M];
Se elaboreaz tabelul de tranziie al numrtorului, n care se
completeaz coloanele pentru starea prezent a numrtorului
(momentul t), starea urmtoare (momentul t+1) i valorile ce
trebuie aplicate la intrrile tuturor bistabilelor pentru a asigura
tranziia numrtorului din starea de la momentul t la starea de
la momentul t+1.
Din tabelul de tranziie al numrtorului se obin funciile de
instalare a bistabilelor, care se minimizeaz;
n baza funciilor minimizate se elaboreaz circuitele de
conexiune a bistabilelor ntre ele n urma implementrii crora
se obine schema numrtorului.
La sinteza unui numrtor modulo M, din cele 2n stri posibile
un numr de 2n-M sunt stri neutilizate (ilegale) i se consider ca
nedeterminate n diagrama Veitch-Karnaugh. Se poate ntmpla,

75

ns, ca numrtorul la pornire sau sub influena unor semnale


parazitare s nimereasc n una din aceste stri. Dac dup cteva
tacturi numrtorul poate ajunge ntr-o stare legal, atunci
funcionarea lui de mai departe este corect. ns se poate
ntmpla ca numrtorul s nu poat iei din strile ilegale, dect
numai printr-o nou pornire. Pentru a evita aceste cazuri, sinteza
numrtorului trebuie efectuat n aa fel ca n tabelul de tranziie
s se fac tranziia spre starea iniial din oricare din strile ilegale
la urmtorul impuls de numrare.
Mai jos este prezentat sinteza unui numrtor direct,
sincron modulo 10 n baza bistabilelor JK. Numrul de bistabile
necesar realizrii acestui numrtor este n=[log210]=4. n tabelul
de tranziie 3.6 Aceste bistabile sunt notate respectiv: Q3,Q2, Q1,
Q0.
Tabelul 3.6
Ieirile bistabilelor
Funciile de instalare a
bistabilelor
(Q3Q2Q1Q0) t

(Q3Q2Q1Q0) t+1

J3

K3

J2

K2

J1

K1

J0

K0

0000
0001
0010
0011
0100

0001
0010
0011
0100
0101

0
0
0
0
0

*
*
*
*
*

0
0
0
1
*

*
*
*
*
0

0
1
*
*
0

*
*
0
1
*

1
*
1
*
1

*
1
*
1
*

0101
0110
0111
1000
1001
1010
1011
1100
1101

0110
0111
1000
1001
000 0
000 0
000 0
000 0
000 0

0
0
1
*
*
*
*
*
*

*
*
*
0
1
1
1
1
1

*
*
*
0
0
0
0
*
*

0
0
1
*
*
*
*
1
1

1
*
*
0
0
*
*
0
0

*
0
1
*
*
1
1
*
*

*
1
*
1
*
0
*
0
*

1
*
1
*
1
*
1
*
1

76

1110
1111

000 0
000 0

*
*

1
1

*
*

1
1

*
*

Qt

Qt+1

0
0
1
1

0
1
0
1

1
1

0
*

*
1

Tabelul 3.7
J
K
0
1
*
*

*
*
1
0

Tabelul de tranziie al numrtorului (Tabelul 3.6) este


elaborat utiliznd tabelul de tranziie al bistabilului JK modificat
dup cum este prezentat n tabelul 3.7. Funciile de instalare a
bistabilelor sunt minimizate cu ajutorul diagramelor VeitchKarnaugh dup cum este artat n figura 3.11, iar schema
numrtorului este prezentat n figura 3.12.
Q3
Q2

00

Q1Q0
00
01
11
10

01

11

10

Q3Q2

00

01

11

10

*
*
*
*

*
*
*
*

Q1Q0
00
01
11
10

*
*
*
*

*
*
*
*

1
1
1
1

1
1
1

K 3 Q2 Q1 Q0 Q2 Q1 Q0

J3=Q2Q1Q0
Q3
Q2
Q1Q0
00
01
11

00

01

11

*
*
*

*
*
*

10

77

Q3Q2

00

Q1Q0
00
01
11

*
*
*

01

11

10

1
1
1

*
*
*

10

10

01
*
*
1

11
*
*
1
1

10
*
*
1
1

01
*
1
1
*

11
*
1
1
*

10
*
1
1
*

K 2 Q3 Q1Q0

J 2 Q3Q1Q0

Q3Q2
Q1Q0
00
01
11
10

Q3Q2
00

01

11

10

1
*
*

1
*
*

*
*

*
*

Q1Q0
00
01
11
10

00
*
*
1

K1 Q3 Q0

J 1 Q3Q0

Q3Q2

Q3Q2

00
01
Q1Q0
00
1
1
01
*
*
11
*
*
10
1
1
J 0 Q3 Q2 Q0

11
*
*

10
1
*
*

Q1Q0
00
01
11
10

00
*
1
1
*

K0 1

Figura 3.11. Diagramele Veitch-Karnaugh pentru minimizarea


funciilor de instalare a bistabilelor.
Q3

Q2

Q1

Q0

J S Q
C
KR Q
CLK
Not CLR

78

S
J
Q
C
KR Q

S
J
Q
C
KR Q

S
J
Q
C
K R Q

Figura 3.12 Numrtor sincron modulo 10.


3.6 Lucrarea de laborator nr.7
Tema: Sinteza numrtoarelor
Scopul lucrrii: studierea diferitor tipuri de numrtoare
i a metodelor lor de proiectare.
Tema pentru acas
1. Executai sinteza numrtorului sincron incomplet n
baza bistabilelor JK sau D, setul SI-NU, conform variantei
indicate de profesor (tabelul 3.8).
2. Executai sinteza numrtorului asincron incomplet n
baza bistabilelor T, conform variantei indicate de profesor (tabelul
3.9).
3. Executai sinteza numrtorului reversibil asincron
modulo 32 n baza bistabilelor T.
Nr.
var.
1.
2.
3.
4.
5.
6.
7.
8.
9.

Bistabilul
JK
JK
JK
JK
JK
JK
JK
JK
JK

Tipul numrtorului
Direct, modulo 9
Direct, modulo 11
Direct, modulo 12
Direct, modulo 13
Direct, modulo 14
Direct, modulo 15
Invers, modulo 10
Invers, modulo 11
Invers, modulo 12

79

Nr.
var.
13
14
15
16
17
18
19
20
21

Tabelul 3.8
Bistabilul
D
D
D
D
D
D
D
D
D

10.
11.
12.

Nr. var.
1.
2.
3.
4.
5.
6.
7.
8.
9.
10.
11.
12
13.
14.

JK
JK
JK

Invers, modulo 13
Invers, modulo 14
Invers, modulo 15

Tipul numrtorului
Direct, modulo 17
Direct, modulo 18
Direct, modulo 19
Direct, modulo 20
Direct, modulo 21
Direct, modulo 22
Direct, modulo 23
Direct, modulo 24
Direct, modulo 25
Direct, modulo 26
Direct, modulo 27
Direct, modulo 28
Direct, modulo 29
Direct, modulo 30

Nr. var.
15.
16.
17.
18.
19.
20.
21.
22.
23.
24.
25.
26.
27.
28.

22
23
24

D
D
D

Tabelul 3.9
Tipul numrtorului
Invers, modulo 17
Invers, modulo 18
Invers, modulo 19
Invers, modulo 20
Invers, modulo 21
Invers, modulo 22
Invers, modulo 23
Invers, modulo 24
Invers, modulo 25
Invers, modulo 26
Invers, modulo 27
Invers, modulo 28
Invers, modulo 29
Invers, modulo 30

Desfurarea lucrrii
a) la standul de laborator:
1. Se verific corectitudinea funcionrii circuitelor integrate
ale standului de laborator.
2. Se asambleaz i se regleaz schema numrtorului
sincron incomplet n baza bistabilelor JK sau D (p. 1 din tema
pentru acas).
3. Se asambleaz i se regleaz schema numrtorului
asincron incomplet n baza bistabilelor T (p. 2 din tema pentru
acas).

80

4. Se asambleaz i se regleaz schema numrtorului


reversibil asincron modulo 32 n baza bistabilelor T (p. 3 din tema
pentru acas).
5. Pentru circuitele asamblate se determin costul i timpul
de reinere.
b) n LogicWorks:
1. Din biblioteca de elemente Simulation Gates.clf se
selecteaz elementele necesare.. Din biblioteca Simulation IO.clf
se selecteaz dispozitivele de intrare-ieire Binary Probe, Hex
Keyboard, Binary Switch i Clock.
2. Se asambleaz schema numrtorului sincron incomplet n
baza bistabilelor JK sau D n Fereastra de lucru i se verific
corectitudinea ei. Se studiaz diagrama de timp.
3. Se asambleaz schema numrtorului asincron incomplet
n baza bistabilelor T n Fereastra de lucru i se verific
corectitudinea ei. Se studiaz diagrama de timp.
4. Se asambleaz schema numrtorului reversibil asincron
modulo 32 n baza bistabilelor T n Fereastra de lucru i se
verific corectitudinea ei. Se studiaz diagrama de timp.
5. Pentru circuitele asamblate se determin costul i timpul
de reinere.
ntrebri:
1.
Prezentai schemele numrtoarelor asincrone modulo
8 cu numrare direct i invers n baza bistabilelor de tip T cu
comutare pe front cresctor.
2.
Cnd apare timpul de propagare maxim ntru-un
numrtor asincron modulo 2n cu numrare direct?
3.
Analizai succesiunea invers din tabelul 3.5 i scriei
relaiile de calculare a condiiilor de basculare pentru un
numrtor sincron modulo 2n.

81

4.
Prezentai schema numrtorului sincron modulo 16
cu transport succesiv. Comparai sub aspectul problemelor de
implementare i al timpului de propagare maxim numrtoarele
sincrone cu transport succesiv i paralel.
5.
Demonstrai c numrtorul din figura 3.12 poate iei
dup cel mult dou tacturi dintr-o posibil stare ilegal.

82