Tesis Nocua

Diseo y Pruebas de Circuitos y Sistemas
Digitales usando la Correlacin entre

Trayectorias
por
Ing. Jorge Alejandro Nocua Cifuentes
Tesis sometida como requisito parcial
para obtener el grado de
MAESTRO EN CIENCIAS EN LA ESPECIALIDAD
DE ELECTRNICA
en el
Instituto Nacional de Astrofsica,
ptica y Electrnica
Octubre 2013
Tonantzintla, Puebla
Supervisada por:
Dr. Vctor Hugo Champac Vilela
Investigador INAOE
Dr. Jos Luis Garca Gervacio
Investigador Universidad Veracruzana
INAOE 2013
Derechos Reservados
El autor otorga al INAOE el permiso de reproducir y
distribuir copias de esta tesis en su totalidad o en partes
mencionando la fuente.
Resumen
El escalamiento tecnologico ha permitido obtener circuitos con un mejor desempeno en una menor a rea. A medida que se disminuyen las dimensiones el numero de
interconexiones y de transistores aumenta, conllevando a un incremento en la probabilidad de ocurrencia de fallas tanto en la interconexion como en los dispositivos, es decir,
los circuitos fabricados son mas susceptibles a defectos en el proceso de manufactura.
El impacto general de estos defectos en el retardo de los circuitos no es detectado ya
que el incremento de retardo no presenta una gran magnitud, por lo que son difcilmente
detectados dichos defectos comprometiendo la confiabilidad de los circuitos fabricados.
En este trabajo se ha desarrollado una metodologa de deteccion de defectos de

retardos pequenos utilizando la correlacion entre caminos.Al analizar un circuito determinado se supone que si no existen defectos en los caminos el grado de correlacion de
referencia debe cumplirse, de no ser as existe un defecto en uno de los caminos bajo
analisis; se utiliza como base el modelado estadstico del retardo de los caminos de un
circuito digital, lo cual permite obtener un grado de correlacion de referencia con el
cual analizar las distribuciones de retardo de dos caminos seleccionados. Para obtener
los menores valores detectables de defectos de retardo se deben analizar dos caminos
altamente correlacionados, para lo cual se ha propuesto una metodologa heurstica de
seleccion tal que con base en un camino de interes y un conjunto de caminos candidatos se obtengan aquellos que presenten el mayor grado de correlacion con el camino
deseado.
Instituto Nacional de Astrofsica, Optica

y Electronica
En el primer captulo se presentan las bases conceptuales sobre los principales defectos en interconexiones, as como una explicacion detallada de las principales variaciones de proceso en los dispositivos. Tambien se presenta el estado del arte de tecnicas
convencionales de deteccion de fallas de retardo y luego se describe el concepto de defectos de retardos pequenos y las metodologas de deteccion de este tipo de fallas hasta
ahora propuestas.
En el segundo captulo se presenta la metodologa de deteccion de pequenos retardos, para la cual se explican los conceptos fundamentales de correlacion y como esta
puede ser aplicada en el analisis del retardo de caminos digitales. Este concepto es luego extendido aplicando el analisis de correlacion multivariable, obteniendose as una
mejora en la metodologa propuesta. En el tercer captulo se describen todos los conceptos basicos para modelar estadsticamente el retardo de una trayectoria y de igual
manera las consideraciones necesarias para obtener el grado de correlacion entre caminos.
En el cuarto captulo se realizan una serie de analisis con base en la informacion

topologica y la disposicion fsica de trayectorias seleccionadas con el fin de obtener
las caractersticas de dos caminos altamente correlacionados. En la primera parte del
capitulo se exponen analisis de la variabilidad de parametros, seguido de analisis en
la profundidad logica, la capacitancia promedio de los caminos, entre otros. En la segunda parte del captulo se procede a desarrollar los metodos heursticos propuestos de
seleccion. En el quinto captulo se presentan resultados de simulacion, obtenidos con
el desarrollo inicial de una herramienta en la que se analizan circuitos con base en la
informacion a nivel compuerta y transistor, se obtienen las trayectorias topologicas, los
caminos de interes denominados objetivos, se aplican los metodos heursticos de seleccion y la metodologa de deteccion de pequenos retardos. Esta herramienta es utilizada
para el analisis de circuitos ISCAS implementados en tecnologa TSMC 0.18 m.
ii

CAPITULO
0. RESUMEN
Por u ltimo, en el sexto captulo se presentan las conclusiones generales y contribuciones del presente trabajo.

y Electronica
iii
iv
Agradecimientos
Al Concejo Nacional de Ciencia y Tecnologa (CONACYT)
por el apoyo economito para la ejecucion del proyecto a traves de la beca para
estudiantes de maestra.
Al Intituto Nacional de Astrofsica, Optica

y Electronica (INAOE).
A los Doctores Vctor Hugo Champac Vilela y Jose Luis Garca Gervacio
por el apoyo en el desarrollo de esta tesis y sus acertados comentarios para mejorar
cada da.
A mi familia y amigos por todo el apoyo incondicional.
A el pueblo de Mexico por su Apoyo.
Mil Gracias!

y Electronica
vi

Indice
general
Resumen
Agradecimientos
1. Introduccion
1.1. Fuentes de variaciones de proceso en tecnologas de semiconductores

nanometricas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.1.1. Variaciones ambientales . . . . . . . . . . . . . . . . . . . . .
1.1.2. Variaciones por envejecimiento . . . . . . . . . . . . . . . . .
1.1.3. Variaciones de Proceso . . . . . . . . . . . . . . . . . . . . . .
1.2. Variaciones de Proceso . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2.1. Sistematicas
. . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2.2. No Sistematicas . . . . . . . . . . . . . . . . . . . . . . . . . . 14
1.3. Fallas en Circuitos Integrados Digitales . . . . . . . . . . . . . . . . . 28
1.3.1. Defecto de Circuito Abierto . . . . . . . . . . . . . . . . . . . 30
1.3.2. Defecto de Corto Circuito . . . . . . . . . . . . . . . . . . . . 31
1.4. Estrategias de Pruebas por Corriente (IDDQ ) . . . . . . . . . . . . . . . 33
1.4.1. Metodologa de Pruebas Orientadas a Defectos . . . . . . . . . 33
1.4.2. Metodologa de Pruebas de Retardo . . . . . . . . . . . . . . . 35
1.5. Estrategias de Prueba para Retardos Pequenos
. . . . . . . . . . . . . 40
1.5.1. Metodologas de Pruebas Para Defectos de Retardos Pequenos . 47

1.6. Justificacion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

y Electronica
vii

INDICE
GENERAL
1.7. Organizacion de la tesis . . . . . . . . . . . . . . . . . . . . . . . . . . 49
2. Metodologa Propuesta para la Deteccion de Retardos Pequenos
51
2.1. Aspectos Generales de Correlacion . . . . . . . . . . . . . . . . . . . . 52

2.1.1. Covarianza Entre Variables Aleatorias . . . . . . . . . . . . . . 52
2.1.2. Correlacion Entre Variables Aleatorias . . . . . . . . . . . . . . 54
2.1.3. Caractersticas de las Variables Aleatorias . . . . . . . . . . . . 62
2.1.4. Correlacion Multiple . . . . . . . . . . . . . . . . . . . . . . . 64
2.2. Metodologa de Deteccion de Retardos Pequenos . . . . . . . . . . . . 70
2.2.1. Consideraciones Iniciales para la Metodologa . . . . . . . . . 70
2.2.2. Deteccion de Retardos Pequenos . . . . . . . . . . . . . . . . . 79
2.2.3. Eficiencia de Deteccion de la Tecnica Propuesta . . . . . . . . 81
2.3. Analisis General de los Beneficios de la Metodologa Propuesta . . . . 83
2.4. Medicion del Retardo de los Caminos de un Circuito . . . . . . . . . . 87
2.5. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
3. Analisis Estadstico de Tiempos para Circuitos Integrados
91
3.1. Fundamentos para el Analisis de Tiempos . . . . . . . . . . . . . . . . 92

3.1.1. Analisis Estatico de Tiempos . . . . . . . . . . . . . . . . . . . 92
3.1.2. Analisis Estadstico de Tiempos . . . . . . . . . . . . . . . . . 93
3.2. Fundamentos para la Estimacion de la Correlacion entre Caminos . . . 96
3.2.1. Modelado de la Variabilidad . . . . . . . . . . . . . . . . . . . 96
3.2.2. Modelado de Correlacion . . . . . . . . . . . . . . . . . . . . . 99
3.3. Modelado Estadstico del Retardo de una Compuerta . . . . . . . . . . 109
3.3.1. Modelo Analtico del Retardo . . . . . . . . . . . . . . . . . . 110
3.3.2. Modelo Lineal del Retardo . . . . . . . . . . . . . . . . . . . . 111
3.4. Modelado Estadstico del Retardo de Caminos Logicos . . . . . . . . . 113
3.4.1. Varianza para un Camino Logico . . . . . . . . . . . . . . . . . 114
3.4.2. Covarianza entre Caminos . . . . . . . . . . . . . . . . . . . . 118
3.4.3. Correlacion Entre Caminos . . . . . . . . . . . . . . . . . . . . 122
viii

INDICE
GENERAL
3.5. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
4. Metodologa Heurstica de Seleccion de Caminos Logicos
125
4.1. Analisis Preliminares . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

4.1.1. Incremento en la Variabilidad en los Parametros . . . . . . . . . 126
4.1.2. Analisis de la Profundidad Logica . . . . . . . . . . . . . . . . 133
4.1.3. Analisis de Capacitancia Promedio del Camino . . . . . . . . . 136
4.1.4. Analisis de Caminos con Diferentes Tipos de Compuertas . . . 141
4.1.5. Analisis del Impacto de las Variaciones Independientes . . . . . 146
4.1.6. Correlacion Estructural . . . . . . . . . . . . . . . . . . . . . . 152
4.2. Metodos Heursticos Propuestos . . . . . . . . . . . . . . . . . . . . . 154
4.2.1. H-Spatial . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
4.2.2. H-Structural . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
4.2.3. H-Variance . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
4.3. Analisis de Aplicabilidad de los Heursticos en Caminos Seleccionados 160
4.4. Metodologa General de Seleccion Heurstica de Caminos . . . . . . . 166
4.5. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168
5. Desarrollo Herramienta HPSDD y Resultados de Simulacion
171
5.1. Desarrollo y Validacion de la Herramienta HPSDD . . . . . . . . . . . 172

5.2. Analisis de Heursticos usando HPSDD . . . . . . . . . . . . . . . . . 176
5.2.1. H-Spatial . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177
5.2.2. H-Structural . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
5.3. Resultados de Simulacion en Circuitos ISCAS . . . . . . . . . . . . . . 189
5.3.1. Sumario de Resultados . . . . . . . . . . . . . . . . . . . . . . 211
5.3.2. Tiempos de Computo . . . . . . . . . . . . . . . . . . . . . . . 217
5.4. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
6. Conclusiones

y Electronica
219
ix

INDICE
GENERAL
A. Desarrollo de una Herramienta Estadstica en MATLAB
223
A.1. Diseno de Experimentos . . . . . . . . . . . . . . . . . . . . . . . . . 224

A.2. Modelado Estadstico de Compuertas . . . . . . . . . . . . . . . . . . 225
A.2.1. Modelado de la Media del Retardo . . . . . . . . . . . . . . . . 226
A.2.2. Modelado del Tiempo Transicion de Salida . . . . . . . . . . . 227
A.2.3. Modelado de la Varianza del Retardo . . . . . . . . . . . . . . 228
A.3. Descripcion General de la Herramienta IPCA . . . . . . . . . . . . . . 229
A.4. Validacion de la Herramienta IPCA . . . . . . . . . . . . . . . . . . . 233
A.4.1. Comportamiento a Nivel Camino . . . . . . . . . . . . . . . . 236
B. Analisis Herramienta HPSDD
239
B.1. Diagramas de Flujo de Seleccion de Caminos. . . . . . . . . . . . . . . 239

B.1.1. H-Spatial . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239
B.1.2. H-Structural . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241
B.1.3. H-Variance . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242
B.1.4. Algoritmo de los Metodos Heursticos. . . . . . . . . . . . . . 244
B.2. Algoritmo de la Herramienta HPSDD . . . . . . . . . . . . . . . . . . 246
C. Circuitos ISCAS Implementados
249
C.1. ISCAS C499 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250

C.2. ISCAS C1355 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251
C.3. ISCAS C1908 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252
C.4. ISCAS C2670 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253
C.5. ISCAS C880 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254
C.6. ISCAS S1196 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255
C.7. ISCAS S510 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256
C.8. ISCAS S820 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257
Lista de Figuras
x
266

INDICE
GENERAL
Lista de Tablas

y Electronica
268
xi

INDICE
GENERAL
xii
Captulo 1
Introduccion
El escalamiento tecnologico ha permitido circuitos con mayor densidad de integracion y de alta complejidad. Esto ha permitido obtener circuitos con un mejor desempeno a menor costo. Por otro lado, a pesar de sofisticados procesos de manufactura, los
circuitos fabricados sufren desviaciones de sus caractersticas deseadas y a la vez se
han hecho mas susceptibles a los defectos de fabricacion.
Analizar el impacto de las variaciones de proceso en los parametros caractersticos

de los transistores y en las interconexiones es de primordial interes para la industria.
Dado que los nuevos dispositivos a escalas nanometricas no presentan parametros con
un valor especifico, sino por el contrario los valores presentan fluctuaciones en su valor
alrededor del valor disenado debido a la resolucion en el proceso de fabricacion.
La variabilidad de los parametros de los transistores debido a las fluctuaciones en el

proceso de fabricacion impactan directamente en el desempeno del circuito afectando
caractersticas de funcionamiento, tales como la potencia consumida, la integridad de
la senal y el retardo (frecuencia), entre otros. Aun mas, la identificacion de defectos
fsicos cuando las variaciones de proceso se han hecho muy importantes se ha hecho
mas difcil. Debido a esto se requieren de nuevas tecnicas que detecten defectos en

y Electronica
tecnologas nanometricas y de este modo mejorar la calidad del producto.
Para verificar la funcionalidad de los circuitos desde el punto de vista del retardo,
se realiza un procedimiento conocido como Delay Testing (pruebas de retardo) el cual
busca caracterizar la informacion de retardo de los caminos crticos. A inicios de la ultima decada, la variaciones de proceso no eran tan crticas, por lo que esta metodologa
de pruebas era una aproximacion determinista del retardo. Con el pasar de los anos la
metodologa de Delay Testing ha sido modificada para tener en cuenta los efectos de las
variaciones de los parametros, anadiendo la parte estadstica al modelado de tiempos.
Por otra parte, se presenta un mayor desafo en cuanto a las tecnicas de prueba, ya
que en tecnologas nanometricas esta aumentando el numero de defectos que crean pequenas desviaciones en el retardo; Tales defectos producen retardos-pequenos (Small
Delays), que son difciles de detectar ya que generalmente estan enmascarados en la
informacion estadstica del retardo de los caminos. Estos defectos cuando no son detectados por las tecnicas tradicionales disminuyen la confiabilidad de los circuitos, ya
que a largo plazo pueden provocar fallas de funcionamiento en los mismos. Este tipo de
defecto es conocido por sus siglas en ingles como SDD (Small Delay Defect), el cual
es de difcil deteccion. Por lo que se deben enfocar esfuerzos a caracterizar su efecto
y a obtener metodologas de pruebas que permitan la identificacion de los mismos y
posteriormente la correccion de su efecto.
En este captulo, en la seccion 1.1 se presentan los conceptos basicos de variaciones

de proceso y su efecto en el desempeno de los circuitos integrados. En la seccion 1.3 se
presentan los principales tipos de defectos a nivel dispositivo y de interconexion. En la
seccion 1.4 se presentan los tipos de pruebas de circuitos y como e stas son aplicadas.
En la seccion 1.5 se describen los defectos de retardos pequenos. En la seccion 1.6 se
presenta la justificacion de la tesis y en la seccion 1.7 la organizacion de la misma.
2
Captulo 1. Introduccion
1.1.
Fuentes de variaciones de proceso en tecnologas de

semiconductores nanometricas
El escalamiento tecnologico en los circuitos integrados ha causado desviaciones

significativas en el valor predicho o especificado de las caractersticas de los circuitos
en un chip, a lo cual se le denomina variacion. La magnitud de estas variaciones se ha
incrementado con el continuo escalamiento de los semiconductores aunado los estrictos margenes y especificaciones de diseno requeridos actualmente, para los cuales los
metodos tradicionales son ya inaceptables [1,2]. Debido a esto es importante el analisis
de dichas variaciones y su impacto en los circuitos integrados.
Figura 1.1: Clasificacion de las variaciones de acuerdo a su fuente
Las variaciones en los circuitos digitales se clasifican de acuerdo a su fuente de

variacion, existen distintas clasificaciones dependiendo del autor dentro de las cuales
basicamente se plantean tres tipos (Fig. 1.1), variaciones ambientales, por envejecimiento y de proceso [2]. Estas variaciones afectan el comportamiento y el desempeno
de los circuitos.

y Electronica

nanometricas
1.1.1.
Variaciones ambientales
Este tipo de variaciones se presentan durante la operacion del dispositivo, es decir,

son las variaciones que se presentan temporalmente tales como variaciones de temperatura, potencia, velocidad de conmutacion entre otras [1]. Los circuitos integrados fabricados se componen de multiples circuitos individuales manufacturados simultaneamente. Esto implica que los diferentes componentes de un circuito comparten un ambiente
de operacion comun. Algunos de los componentes comunes son el substrato donde se
integran los circuitos el cual es un excelente conductor termico y el empaquetado el
cual protege los circuitos de acuerdo a las caractersticas de cada componente.
Debido a esta integracion de dispositivos existe transferencia de calor y acoplamientos entre los componentes. Los principales tipos de acoplamiento existentes debido al
substrato y al empaquetado son el acoplamiento en la red de alimentacion, acoplamiento termico, capacitivo o elestrostatico, inductivo o electromagnetico y resistivo el cual
se presenta entre las lneas y el substrato del semiconductor. Los acoplamientos son los
causantes de fenomenos como el ruido y la interferencia [3].
El impacto de las variaciones ambientales en los circuitos integrados comunmente afectan al retardo, disipacion de potencia estatica y corriente de fuga, donde los
parametros de variacion son el voltaje de alimentacion, el cual se analiza principalmente con una variacion del 10 % y la temperatura con una variacion de 25 a 125 grados
celsius [3]. Estas variaciones provocan degradacion de los dispositivos y las interconexiones as como un impacto significativo en la frecuencia de operacion [2].
1.1.2.
Variaciones por envejecimiento
A medida que pasa el tiempo de uso de los dispositivos los circuitos comienzan
a presentar defectos o fallas, las cuales se deben al desgaste, degradacion o envejecimiento de los dispositivos afectando la confiabilidad de los circuitos. Dichas fallas no
4
presentan un tiempo determinado en el cual hacerse presentes ya que dependen de la
tecnologa y las condiciones de operacion tales como temperatura, voltaje de alimentacion, la frecuencia de uso del dispositivo entre otros.
Existen diferentes fenomenos fsicos que afectan la confiabilidad de los dispositivos, ya sea debido a los materiales del substrato y el o xido, as como la interfase entre
ellos. Los principales fenomenos de degradacion que afectan la confiabilidad son NBTI
(Negative Bias Temperature Instability), HCI (Hot Carriers Injection) y TDDB (Time
Dependent Dielectric Break-down) [4].
1.1.2.1.
NBTI
Es el fenomeno de envejecimiento mas dominante en tecnologas nanometricas, el

cual afecta principalmente a los transistores PMOS. Donde los enlaces de hidrogeno
y silicio en la interfase son muy debiles y tienden a romperse con facilidad con la
existencia del campo electrico perpendicular y el aumento de la temperatura generando trampas o estados en la interfase. Esto trae como consecuencia un incremento del
voltaje umbral del dispositivo a lo largo del tiempo [5].
1.1.2.2.
HCI
En este fenomenos una porcion de portadores fluyen cerca de la region de estrangulamiento del canal, ganando energa de forma significativa debido al alto campo
electrico horizontal en la region de agotamiento. En la region lineal Vds se encuentra distribuido a traves de todo el canal mientras que el maximo campo electrico queda
limitado por el campo crtico, el cual presenta una dependencia directa con la velocidad
de saturacion del transistor, Vd sat . A medida que Vds incrementa al pasar a la region
de saturacion, el exceso de voltaje Vds Vd sat se distribuye en la region de estrangulamiento del canal cerca del drenador. En este punto, el campo electrico presenta una
dependencia exponencial con el espesor del canal [6].

y Electronica

nanometricas
Figura 1.2: Hot Carriers Injection
Los portadores que han ganado mucha energa la pierden mediante impactos con
a tomos de silicio produciendo pares electron-hueco. A este fenomeno se le conoce como ionizacion por impacto (Impact Ionization) y contribuye a la corriente de substrato.
Algunos de estos portadores tienen la energa suficiente para romper los enlaces entre
silicio-hidrogeno en la interfase generando trampas.
Adicionalmente tienen la capacidad de superar la barrera de potencial en la interfase

e inyectarse en el o xido de compuerta donde pueden ser atrapados o generar defectos
en el o xido como se muestra en la figura 1.2 [7].
1.1.2.3.
TDDB
La ruptura del o xido de compuerta con el paso del tiempo se debe a que a e ste
es aplicado constantemente un campo electrico. Debido a efectos de tuneleo algunos
portadores de carga pueden quedar atrapados en el dielectrico, mientras mas carga es
atrapada es posible formar un camino por el cual fluye corriente como se muestra en la
figura 1.3, por lo cual la compuerta y el canal estaran electricamente unidos afectando
el funcionamiento del transistor [8].
Figura 1.3: Time Dependent Dielectric Break-down
1.1.2.4.
Electromigracion
Este fenomeno ocurre en presencia de densidades de corriente elevadas. La electromigracion hace referencia al transporte de masa dentro del metal debido a la densidad
de corriente, es decir, la existencia de una gran cantidad de electrones ocasiona colisiones o choques con los a tomos del metal provocando movimiento o arrastre hacia
distintas regiones de la lnea. Este arrastre ocasiona que la lnea presente vacos o apilamientos como se muestra en la figura 1.4. Dichas modificaciones en la estructura de
las lineas causa la presencia de fallas tales como ruptura y cortos circuitos [7].
Figura 1.4: Electromigracion

y Electronica
1.2. Variaciones de Proceso

Este fenomeno causa el incremento en la resistencia de las lneas afectando la propagacion del retardo que en el peor de los casos provoca apertura de las lneas de interconexion y fallas. Problemas de electromigracion en interconexiones generalmente
son difciles de ser identificados, ya que si bien aparecen despues de cierto tiempo de
operacion, tambien pueden presentarse solo en condiciones de operacion especificas.
El impacto de este tipo de variaciones no solo depende del tipo de falla que se presente
si no que tambien del conjunto de variaciones como las variaciones ambientales y de
proceso [2].
1.1.3.
Variaciones de Proceso
Las variaciones de proceso son fluctuaciones en los valores nominales de los dispositivos, una variacion grande en la geometra y en los parametros de los dispositivos
causa un gran cambio en los valores nominales especificados en el diseno para el cual
fueron disenados.
1.2.
Variaciones de Proceso
Las variaciones de proceso son producto de una amplia gama de factores tales como
el pulido mecanico-qumico (CMP) utilizado para la planarizacion de los o xidos aislantes y las lneas de metal, as como los efectos de proximidad las cuales son consecuencia
de las caractersticas de modelado cuando estas son mas pequenas que la longitud de
onda de la luz y las imperfecciones de la lente en el sistema o ptico. Estas variaciones
afectan tanto a las interconexiones como a los dispositivos a nivel geometra y a nivel
parametro. Existen otras variaciones tales como el espesor del o xido, concentracion de
dopantes, etc [2, 9].
En la figura 1.5 se muestra la clasificacion de las variaciones de proceso las cuales

se dividen en sistematicas y no sistematicas, donde las sistematicas son aquellas que
8
Figura 1.5: Clasificacion de las variaciones de Proceso
se refieren a las variaciones fsicas, es decir, propias de layout. Estas variaciones sistematicas se dividen en dos grandes grupos, las variaciones geometricas que afectan a
las interconexiones y las que afectan a los dispositivos. Mientras que las variaciones
no sistematicas son aquellas que afectan directamente a los parametros propios de los
dispositivos y se dividen en dos ramas, las variaciones intra-die y las inter-die [9].
1.2.1.
Sistematicas
Las variaciones sistematicas son aquellas variaciones en las cuales es posible predecir su comportamiento y en la actualidad son bien conocidas, por lo cual es posible
reducir el impacto de dichas variaciones con tecnicas de diseno de layout. Estas variaciones usualmente son resultado del pulido mecanico-qumico (CMP) de la capa
inter-dielectrica (IDL) la cual presenta variaciones debido a la posicion dentro de la
oblea en la que fueron fabricados [10] y la correccion por proximidad o ptica (OPC).

y Electronica

1.2.1.1.
Variaciones en las Interconexiones
El escalamiento tecnologico ha provocado que el control de la geometra de las interconexiones sea cada vez mas complejo y que las geometras de las lineas de metal
y del dielectrico inter-metal (IMD) sean cada vez mas pequenas [11]. Cuando se reduce el tamano propio de la linea de interconexion la resistencia aumenta, aumentando
a su vez el retardo de los dispositivos. Por lo cual es necesario conocer el impacto de
la manufactura para tener un buen modelado de las mismas. La causa principal de las
variaciones en las interconexiones es el CMP
Cuando se trabaja en tecnologas pequenas los espacios entre lineas se reducen

provocando problemas en la propagacion de las senales y ruido debido al crosstalk,
as como fluctuaciones en la dimension (largo y ancho) de las lineas y el espesor del
metal [10].
En la figura 1.6 se muestran dos lineas de interconexion donde W es el ancho de

la lnea, L corresponde al largo, T es el espesor de la lnea de interconexion, H es el
espesor de la capa inter-dielectrica (IDL) y S la distancia de separacion entre las lineas.
Figura 1.6: Geometria de las interconexiones

10
Existen variaciones en el ancho de la lnea W, donde las lneas definidas como una
forma rectangular perfecta (figura 1.7 a)) son modificadas obteniendose formas curvadas en las esquinas (corner rounding) como se muestra en la figura 1.7 b) o bien
muestran una forma estrecha en el centro de la lnea de forma no uniforme (line-width
shrinking) como se muestra en la figura1.7 c) [11].
(a) Interconexion ideal
(b) corner rounding
(c) line-width shrinking
Figura 1.7: Variacion del ancho de la linea de interconexiones
Las variaciones en el espesor de la lnea de interconexion T es producido por el

CMP. Este paso en el proceso de fabricacion e sta orientado a remover el exceso de
cobre. Desafortunadamente e ste proceso es el causante de dos variaciones importantes
dishing y erosion [11].
Dishing: El fenomeno de dishing se origina cuando se realiza la planarizacion de

pelculas por medio de CMP en la formacion de multiniveles de contacto. En estos
casos, la capa debajo de la pelcula que se remueve queda expuesta al proceso CMP
durante el tiempo de sobre-pulido (que se emplea para asegurarse de que la pelcula es
removida en su totalidad a lo largo de la oblea). En general, el dishing ocurre debido
a que la cabeza de pulido no es completamente rgida. Si la cabeza de pulido fuera
rgida por completo, el CMP de las a reas pulidas expuestas producira una superficie

y Electronica
11

plana perfecta. Sin embargo, dado que la cabeza tiene cierto nivel de flexibilidad, las
diferencias de presion en el proceso de pulido causan el desgaste (dishing) de regiones
que no deberan ser removidas [12, 13].
Figura 1.8: Dishing
Erosion:
La erosion es un fenomeno que ocurre durante el CMP de cobre o tungs-
teno que resulta en el adelgazamiento del IMD. Entonces, la erosion se define como la
diferencia en el espesor del IMD despues del CMP. El espesor de la pelcula de cobre o
tungsteno tambien es reducido. La magnitud de la reduccion es definida como la suma
del dishing y la erosion. La erosion ocurre tambien debido a que el planarizado de la
superficie no es uniforme a lo largo de la oblea [12, 13].
Figura 1.9: Erosion

La distancia S entre las lineas de interconexion tambien presentan variaciones, si la
geometra de la linea presenta efectos de LER la distancia S no va a ser constante a lo
largo de toda la linea por lo que la distancia de separacion en algunas regiones de la
12
interconexion sera menor que en otras como se muestra en la figura 1.10.
(a) Interconexion ideales
(b) Interconexiones con variaciones
Figura 1.10: Variacion de la distancia entre las lineas de interconexion S
1.2.1.2.
Variaciones en Dispositivos
En tecnologas nanometricas los patrones definidos para las mascarillas responsables de delimitar cada dispositivo son cada vez mas pequenos, por lo cual definir una
longitud de onda adecuada para la definicion de estos patrones mediante la fotolitografa es cada vez mas complejo. En el proceso convencional CMOS se maneja que la
longitud de onda debe de estar definida para la dimension mnima (M3) en la que se
disena el circuito, dado que a dicha dimension se presentan variaciones pequenas que
causa un mayor impacto en la funcionalidad del dispositivo. Por esta razon las dimensiones mayores (M1,M2) presentan un error en la definicion de los bordes, a este efecto
se le denomina efecto de proximidad o ptica (OPE) [2].
Estas variaciones afectan de diferente manera a cada dispositivo ya que depende de

las dimensiones crticas (CD) dependientes del entorno,es decir, de los diferentes componentes cercanos y sus caractersticas y de la orientacion de los dispositivos ya que la
combinacion de dispositivos verticales (M2) y horizontales (M1) ocasiona variaciones
importantes en el proceso de fotolitografa. Otro factor importante es la proximidad entre los dispositivos ya que la variacion en la distancia de separacion (S) puede provocar
que los dispositivos no esten interconectados, lo que puede conllevar al calentamiento

y Electronica
13

de los componentes e incluso a errores en la funcion de los mismos [14]. En la figura
1.11 se muestran los diferentes parametros que presentan variaciones debido al OPE.
Figura 1.11: Variacion en los parametros geometricos de los dispositivos
1.2.2.
No Sistematicas
Las variaciones no sistematicas corresponden a aquellas que no pueden ser predichas, es decir, no pueden ser determinadas antes de la manifactura. Este tipo de variaciones presentan efectos que solo es posible describir por medio de la probabilidad y la
estadstica y son resultado del control del proceso de fabricacion y son independientes
del diseno. Las variaciones no sistematicas afectan a los parametros a nivel dispositivo
dentro de las cuales estas las variaciones lote a lote, oblea a oblea, dentro del lote, dado
a dado, de retcula a retcula, y dentro del chip. Estas categora caen dentro de dos tipos
de variaciones de proceso importantes inter e intra-die [2, 14, 15].
1.2.2.1.
Inter-die (D2D)
Las variaciones inter-die se dividen en tres tipos de variaciones, las variaciones lote
a lote, oblea a oblea y dado a dado.En la figura 1.12 a) se muestran las variaciones lote
a lote, b) oblea a oblea y en c)dado a dado.
Las variaciones lote a lote y oblea a oblea se deben principalmente a los diferentes
pasos de fabricacion de acuerdo a los requerimientos del lote y la oblea, por ejemplo a
las diferentes mascarillas utilizadas o bien al desgaste de ellas, estas variaciones tambien depende de la orientacion de las mascarillas sobre la oblea [15]. Para procesos de
14
(a) Lote a Lote
(b) Oblea a oblea
(c) Dado a dado
Figura 1.12: Clasificacion de las variaciones inter-die.

fabricacion orientados a mejorar la velocidad de los dispositivos se utilizan distintas
tecnicas para cambiar las caractersticas fsica de dichos dispositivos. Es decir, se cambia la orientacion de la mascarilla con el fin de modificar el a ngulo de inclinacion del
dispositivo con respecto a la horizontal modificando la direccion cristalografica y afectando los parametros de conduccion. Con esta tecnica es posible realizar dispositivos
rapidos o lentos de acuerdo a lo requerido por el disenador [13, 16]. La figura 1.13 se
muestra un dispositivo con un angulo de inclinacion de 45 grados y uno disenado con
una orientacion de cero grados con respecto a la horizontal, donde M1 tiene caractersticas electricas y de conduccion diferentes que M2 debido a la direccion cristalografica
del silicio.
Figura 1.13: Orientacion de los dispositivos dentro de la oblea
Las variaciones dado a dado son causadas por la distribucion de los dados dentro
dentro de la oblea, ya que e sta presenta diferentes caractersticas de acuerdo a la region
de la oblea en la que se encuentre. Los dados que se encuentran en el centro de la oblea

y Electronica
15

normalmente son de mejor calidad y presentan una mayor velocidad en comparacion
con los dados que se encuentran cerca de los bordes. Las caractersticas de los dados
depende de la cercana entre los dados, es decir, que los dados cercanos presentan caractersticas similares, mientras que los dados lejanos entre si tienen caractersticas cada
vez mas diferentes de acuerdo a la distancia de separacion entre ellos [14]. La figura
1.14 se muestran las distintas regiones de la oblea, la region marcada con color rojo la
cual se encuentra en la parte central de la oblea, es donde los dados tienden a ser mas
rapidos en comparacion con los que se encuentran en la region marcada con naranja,
los cuales a su vez son mas rapidos que los que estan dentro de la region amarilla y
as sucesivamente hasta la region mas externa.
Figura 1.14: Regiones dentro de la oblea

Las variaciones inter-die afectan a todos los dispositivos del mismo dado de las
misma manera y causan un desplazamiento en el valor nominal de los parametro tales como largo de canal (L), ancho de canal (W) y espesor de la capa inter-dielectrica
(ILD). Por ejemplo, si los dispositivos tienden a ser mas largos todos aquellos que sean
proximos lo seran en igual proporcion, tomando como referencia el valor nominal del
dispositivo delimitando por las caractersticas propias de cada dado, para el caso en el
que los dispositivos son mas pequenos los que se encuentren mas cercanos presentaran
la misma tendencia. Estas variaciones han sido producto de analisis durante muchas
decadas a pesar de ser impredecibles, por lo cual se han planteado modelos basados en
16
las esquinas propias de cada tecnologa. Estos valores de esquina ayudan a definir un
rango numerico de las maximas variaciones de los parametros [1, 17].
En la figura 1.15 se observa la distribucion de las variaciones a lo largo de la oblea,

donde las variaciones entre dados (inter-die) presentan una tendencia dependiendo de
la localizacion del dado dentro de la oblea la cual se suma al impacto individual de
cada dado. Cada dado tiene un valor nominal diferente debido a efectos propios del
dado (variaciones WID) [2].
Figura 1.15: Variaciones D2D [18]
1.2.2.2. Intra-die (WID)

Las variaciones intra-die estan definidas como la fluctuacion en las propiedades
fsicas las cuales afectan las propiedades electricas de los dispositivos en diferentes regiones dentro de un mismo dado [19]. Estas variaciones son consecuencia de distintos
pasos del proceso de fabricacion, tales como efectos de proximidad o ptica durante la
fotolitografa y corrimientos de la mascarilla durante la exposicion a la luz del circuito.
A este tipo de variaciones se les denomina correlacionada [9, 20]. No todas las variaciones se deben al proceso de fotolitografa existen variaciones que dependen de otros

y Electronica
17

pasos de fabricacion como el dopado y el grabado o atacado, a las cuales se les denomina independientes. Las variaciones intra-die se dividen en dos ramas, variaciones
correlacionadas e Independientes.
Variaciones Correlacionadas
Las variaciones correlacionadas son aquellas que presenta un grado de correlacion

dependiente de la cercana entre los dispositivos. La correlacion es la correspondencia
o relacion que mantienen dos o mas variables entre si, es decir, que tan similares son
dos variables. Se dice que dos variables e stan correlacionadas cuando las dos aumentan o disminuyen de la misma manera en magnitud. La correlacion en los dispositivos
dentro de un mismo dado esta determinada por la distancia de separacion entre ellos, a
distancia de separacion menores la correlacion es mayor, mientras que para distancias
de separacion mayores la correlacion es menor como se muestra en la figura 1.16, la
distancia d12 presenta una correlacion mayor, mientras que d13 presenta una menor correlacion [19, 21].
Figura 1.16: Correlacion entre dispositivos dependiente de la distancia
Los parametros en los que impactan este tipo de variaciones son el largo (L) y ancho
de canal (W), espesor del o xido (T ox ) y el voltaje umbral (Vth ). Las variaciones en estos
parametros son consecuencia de distintos pasos del proceso de fabricacion dependiendo del parametro.
18
Variaciones en (L) y (W):

La variacion del largo de canal del transistor MOS es un factor muy importante
ya que impacta en el desempeno de los circuitos integrados, este parametro es
conocido dentro del a mbito de la manufactura como dimension crtica (CD). El
CD define la caracterstica mnima del tamano de la tecnologa, electricamente
las variaciones en el largo efectivo (Le f f ) presenta un fuerte impacto en la cantidad de corriente manejada y la velocidad de los dispositivos.
Las variaciones en el largo y ancho de canal son causados principalmente por

efectos de fotolitografa y grabado. En el proceso fotolitografa el escalamiento
de la tecnologa ha provocado que se incluyan nuevas metricas las cuales determinen la agresividad del proceso en funcion de dos parametros importantes, la
dimension crtica y la longitud de onda con la cual se realiza el grabado. Esta
metrica es conocida como K1 , se busca que este valor sea bajo, ya que es inversamente proporcional a la longitud de onda y directamente proporcional a CD.
Esto significa que para obtener una K1 baja es necesario tener una CD pequena y
una longitud de onda grande lo cual implicara tener una baja resolucion de los
patrones. Por esta razon se busca tener un compromiso entre estos dos factores de
tal forma que la resolucion sea buena y que la dimension crtica sea pequena [15].
En general las variaciones en al ancho y largo de canal se deben principalmente
a efectos de proximidad o ptica, desviaciones en la mascarilla, defectos, a ngulos
de enfoque de los lentes y foto-sistemas utilizados durante el proceso, as como
la distancia de separacion (d) entre la mascarilla y el lente como se muestra en la
figura 1.17.

y Electronica
19
Figura 1.17: Fotolitografa
Variaciones en T ox :
El crecimiento del o xido de compuerta es uno de los pasos mas importantes
del proceso de fabricacion de transistores MOS. La integridad estructural, caractersticas electronicas y la uniformidad del espesor del dielectrico de compuerta
son parametros que deben ser controlados de forma precisa para asegurar la correcta operacion de los dispositivos.
Figura 1.18: Creciemiento del o xido

20
No obstante, conforme los dispositivos se escalan hacia dimensiones fsicas cada
vez mas pequenas, las ligeras variaciones en rugosidad del o xido de compuerta
pueden equipararse al espesor mismo del dielectrico. Por ejemplo, en un transistor con una longitud de canal de 30nm, el o xido de compuerta debe tener un
espesor de alrededor de 1.2nm, si se supone una rugosidad superficial del o xido
de 0.3nm, esto dara como resultado una variacion del espesor del dielectrico de
alrededor de 25 % a lo largo del a rea del canal.
Ademas, de forma adicional a las variaciones fsicas del espesor del o xido, en los
transistores actuales que se fabrican en dimensiones muy por debajo de los 65nm
los efectos mecanico-cuanticos juegan un papel muy importante. Una consecuencia de lo anterior impacta directamente en los modelos clasicos de la operacion
del transistor MOS. En e stos se asume que la carga en el canal se controla a traves
del potencial de compuerta aplicado a un capacitor cuya capacitancia esta determinada estrictamente por el espesor fsico del o xido.
Sin embargo, los efectos de las dimensiones de canal muy pequenas sobre los
portadores ocasionan que el canal no se forme en la superficie del semiconductor, sino que se forma a una distancia dentro del semiconductor. Entonces, el
espesor electrico (tambien llamado espesor efectivo) determina la magnitud del
acoplamiento electrico entre la compuerta y la carga en el canal [7, 22].
Variaciones en Vth :
Estas desviaciones aumentan debido a la variacion en la dosis de implante, energa,
o a ngulo, afectando la profundidad de union y el perfil de dopado e implantacion
ionica; El dopado es un metodo mediante el cual se modifica la concentracion de
portadores (huecos o electrones) en un material semiconductor. Este

consiste en
la introduccion de impurezas en el cristal semiconductor a traves de mecanismos
de difusion atomica asistidos por temperatura.

y Electronica
21
A traves del dopado se modifica la resistividad de regiones especficas del material semiconductor. Por lo tanto, si se desea aumentar la densidad de electrones
(region tipo n) en el semiconductor, se eligen impurezas donadoras (fosforo,
arsenico, etc.) que se caracterizan por tener un electron adicional con respecto a
los a tomos en el cristal. Por otro lado, si lo que se requiere es aumentar la densidad de huecos (region tipo p), se eligen a tomos aceptores (boro, galio, etc.)
que poseen un electron menos [8].
En cualquiera de los dos casos, las impurezas se introducen al cristal por medio
de procesos a altas temperaturas y/o altas energas, como la difusion termica o
la implantacion ionica. La implantacion ionica es una tecnica de dopado de semiconductores en la cual las impurezas se introducen en el cristal en forma de
iones altamente energizados. Estos iones proceden de un plasma generado en el
implantador y son acelerados por medio de campos electricos de gran intensidad. El control de la direccion del haz de iones se realiza por medio de campos
magneticos y permite definir con mucha precision las regiones en las cuales las
impurezas deberan introducirse [12].
Figura 1.19: Impantacion Ionica

Los iones de impurezas altamente energeticos son literalmente hechos chocar
contra el cristal semiconductor e introducirse por la fuerza en la red cristalina. El
22
perfil de impurezas puede alcanzar profundidades que dependeran de la energa
cinetica de los iones antes del impacto. No obstante, las impurezas que se han introducido por implantacion no son electricamente activas, es decir, se encuentran
distribuidas de forma aleatoria en la red y no estan ocupando espacios especficos
de la estructura cristalina. Es por eso que para la activacion de impurezas despues
de la implantacion se necesita de un proceso termico a alta temperatura. En este
proceso las impurezas pasan a ocupar lugares de la red y comienzan a funcionar
como fuentes de huecos o electrones en exceso [13].
Dentro de las ventajas que la implantacion tiene con respecto a otros metodos de
dopado estan: el gran control que se tiene para definir las regiones que deberan
doparse, el control sobre la dosis de impurezas que se introducen (numero de
impurezas por unidad de a rea) y perfiles de dopado mas controlados, es decir, no
se tiene mucha difusion lateral (impurezas que se difunden hacia los lados, fuera
de las dimensiones lmite de la region que se quiere dopar).
Variaciones Independientes
Las variaciones independientes son tambien conocidas como aleatorias, estas variaciones no presentan correlacion entre los dispositivos. Estas variaciones se deben a los
lmites propios de cada material, las cuales impactan en las caractersticas electricas de
dispositivos con geometras identicas [19, 23].
Variaciones pequenas tales como rugosidad en el largo de canal, variaciones atomicas en el espesor del o xido, localizacion y numero de a tomos de dopantes dentro del
transistor y la diferencia de granularidad debida a la estructura policristalina del polisilicio afectan fuertemente las caractersticas electricas de los dispositivos debido a que
estar imperfecciones son comparables al tamano del dispositivo. [24]. Random Dopant
Fluctuations (RDF), Line Edge Roughness (LER), Oxide Thickness Variations (OTV),

y Electronica
23
Figura 1.20: Dispositivos no correlacionados

y Polyssilicon Granularity (PG) son los efectos que presenta la mayor contribucion a
las variaciones intra-die independientes [19].
Estas variaciones no presentan una tendencia definida, es decir, son completamente

aleatorias a lo largo del dispositivo y del dado. Los pasos del proceso de fabricacion
causantes de estos fenomenos son principalmente el deposito de dopante y la fotolitografa [22].
Random Dopant Fluctuation (RDF)
Es un fenomeno atomstico que afecta al transistor, y se refiere a la fluctuacion

del numero y localizacion de los a tomos dopantes en un transistor dentro de un
dado. En tecnologas menores a 100nm el numero de dopantes se encuentra en el
rango de apenas cientos dopantes, por lo cual la existencia de unos pocos a tomos
de dopantes menos o mas afecta significativamente el voltaje umbral ya que estos
se encuentran de forma discreta [25].
Actualmente la variacion en el voltaje umbral debido a este fenomeno es del 3035 % en tecnologa de 65nm [26]. El impacto del RDF es predominante cuando
24
se trabaja en la region subumbral, esta region de operacion aunado a la variacion
en el voltaje umbral incrementa los fenomenos de canal corto como la disminucion en la barrera del dreno del transistor, conocido como Drain Induce Barrier
Lowering (DIBL). Se ha estudiado que modificar el a rea efectiva reduce el efecto
de este fenomeno, un transistor grande implica un mayor costo de silicio y un
incremento en el consumo de potencia dinamico [23].
Figura 1.21: Disminucion del Numero de Dopantes debido al Escalamiento Tecnologico

En la figura 1.21 se observa que en tres transistores diferentes existen valores
distintos de dopantes, un pequeno cambio en el numero de dopantes tiene un impacto significativo en el voltaje umbral.
Line Edge Roughness (LER)

Las variaciones debidas al LER son aquellas que para dos transistores de la misma a rea y dimensiones tienen un valor diferente de permetro. Esto es debido
a la rugosidad atomica del material la cual es completamente aleatoria ya que
no se sabe con exactitud en que parte del largo de canal va a aparecer la mayor
rugosidad [25].
El campo electrico en el borde y el confinamiento de carga cerca de la interfase
juega un papel importante y termina el impacto del LER. Este efecto es aun mas
importante cuando existen fenomenos de canal corto tal como el Punchthrough,
en el cual las regiones de agotamiento del drenaje y la fuente se cruzan generando

y Electronica
25
Figura 1.22: Variacion en los Bordes.

conduccion de portadores de drenaje a fuente. El LER causa fluctuaciones en el
voltaje umbral y en la capacitancia del transistor. Tambien causa incrementos en
la corriente de fuga en dispositivos de canal corto. En la figura 1.22 se observa la
forma de las variaciones del LER sobre los dispositivos [19, 27].
Oxide Thickness Variation (OTV)

En el proceso de crecimiento del o xido existen enlaces abiertos que se encuentran
en la superficie, las cargas en el o xido afectan el voltaje de banda plana por lo
cual se debe procurar sean la menor cantidad posibles. Para pasivar las cargas en
el o xido comunmente se utiliza cloro, donde la existencia de cloro en el o xido
provoca que existan cambios en los tiempos de crecimiento del mismo, por lo
cual si se tiene una acumulacion de cloro en ciertas regiones el crecimiento va
a ser menor en ciertas partes. Esto conlleva a que en las regiones con mayor
cantidad de cloro el o xido crezca a una mayor velocidad respecto a las zona
donde no se presenta acumulacion, lo cual provoca fluctuaciones en la superficie
del mismo.
Figura 1.23: Creciemiento del o xido

Adicionalmente, la profundidad a la que se forma el canal es funcion del dopado
26
del canal y el potencial en la compuerta; Es por esto que las variaciones que afectan al canal de los transistores nanometricos, como el RDF, tambien ocasionan
variaciones en el espesor del o xido de compuerta [19].
Polyssilicon Granularity (PG)

El material empleado como electrodo de compuerta en los transistores MOS es
el poli-silicio (silicio poli-cristalino). Este

tiene una estructura granular, cuyas
caractersticas dependen de las condiciones con las cuales haya sido depositado. La cristalinidad en este material es valida en rangos muy cortos, dentro de
las fronteras del tamano de grano, y este tamano determina en gran medida los
mecanismos de conduccion de portadores en el electrodo de compuerta y el atrapamiento de carga.
Algunas de las aplicaciones del poli-silicio son: como fuente de difusion para el
dopado de regiones poco profundas, cuando se dopa fuertemente funciona como lnea de interconexion y tambien para fabricar resistencias de alta magnitud.
Tambien, al usarse como electrodo de compuerta en tecnologas CMOS el dopado del poli-silicio se utiliza para modular su funcion trabajo, y as ajustar el
voltaje de encendido del transistor. Desafortunadamente, al dopar el poli-silicio
las impurezas tienden a acumularse en las fronteras de grano y algunas de e stas
se difunden de manera localizada a traves del o xido hacia el substrato (en el caso
de o xidos ultra-delgados). Estos fenomenos distorsionan el campo electrico en el
canal, y a su vez esto causa variaciones en el voltaje de encendido del transistor [19].
El fenomeno de la variacion del voltaje de umbral debido a la granularidad del

electrodo de poli-silicio es de diferente magnitud en transistores PMOS y NMOS,
debido a que el electrodo es dopado con impurezas tipo P y tipo N de acuerdo al

y Electronica
27
1.3. Fallas en Circuitos Integrados Digitales

tipo de transistor [13]. Tambien, la variacion es mas pronunciada para tecnologas
mas pequenas [26].
En cuanto al impacto de las variaciones de proceso en el desempeno de los circuitos
integrados, se conoce que a medida que los requerimientos de la tecnologa aumentan
se produce el escalamiento de la misma, por lo cual la variacion de los valores nominales de los parametros de fabricacion impacta significativamente en las especificaciones
del diseno, tales como el consumo de potencia, a rea, corriente de fuga y retardo, delimitando la velocidad de operacion, el yield1 de fabricacion y la confiabilidad [28] de
los circuitos.
1.3.
Fallas en Circuitos Integrados Digitales
El escalamiento tecnologico ha permitido obtener una gamma de circuitos en una

menor a rea y con menores velocidades de operacion [29]. Por otro lado, a pesar de las
mejoras en el desempeno de los circuitos, la disminucion de las dimensiones ocasiona que los dispositivos sean cada vez mas susceptibles a defectos durante el proceso
de manufactura, lo cual reduce el yield del proceso y disminuye la confiabilidad2 de
los circuitos fabricados [29]. Ademas, en el proceso de manufactura los dispositivos e
interconexiones presentan una gran cantidad de variaciones de diferentes tipos y que
tienen un impacto distinto en cada circuito. Estas variaciones dependen generalmente
de su ubicacion, tipo y magnitud.
Para llegar a metodologas de pruebas para los circuitos integrados se requiere modelos que permitan llenar la brecha entre la realidad fsica y la abstraccion matematica.
Los modelos mas importante son los de fallas [30]. Sin embargo, el comportamiento
incorrecto que puedan tener los sistemas electronicos es usualmente descrito de diferentes formas. Terminos usualmente usados para esto son defecto, error y falla. A
1
2
28
Yield:Representa el numero de circuitos buenos sobre el total de los circuitos fabricados.

Confiabilidad: Reliability.
continuacion se dan las definiciones para estos terminos de acuerdo a lo usado en esta
tesis.
Definicion 1 (Defecto). Un defecto en un sistema electronico es la diferencia no deseada entre el valor disenado y el obtenido luego del proceso de manufactura. Algunos
defectos tpicos en circuitos VLSI son los debidos a proceso como la ausencia o adicion
de materiales no esperados y la ruptura del o xido; los defectos en los materiales como
las imperfecciones en el cristal y los defectos de uso como la ruptura del dielectrico o
los efectos de electromigracion [31].
Definicion 2 (Error). Una senal de salida erronea producida por un sistema defectuoso
es conocido como un error, es decir, es el impacto que causa un defecto en el desempeno del circuito. Generalmente, los errores causan una desviacion en el desempeno
nominal de los circuitos y afectan caractersticas inherentes de los transistores, tales
como la corriente o el voltaje umbral.
Definicion 3 (Falla). Las fallas en circuitos integrados digitales son una representacion
de los defectos y los errores.
Existen dos tipos de fallas que pueden ser causada por los defectos o los errores
dependiendo del impacto en el comportamiento del circuito y ambos tipos de fallas
conllevan a una perdida en el yield del proceso de manufactura [32]:
Falla Catastrofica: Si la falla hace que el circuito deje de ser operacional.
Falla Parametrica: Si la falla hace que el circuito sea operacional pero presenta
una desviacion en el desempeno respecto a las especificaciones.
Por otra parte, el escalamiento tecnologico produce circuitos con densidades de
integracion altas [33], lo que se traduce a la existencia de billones de interconexiones

y Electronica
29

para la distribucion de potencia y la propagacion de las senales, por lo que es necesario
estudiar los defectos que pueden ocurrir en las lineas de interconexcion de un circuito
integrado. Como se senala en [33], los defectos mas comunes son los conocidos como
circuitos abiertos (open-circuits) o los cortos circuitos (short-circuits).
1.3.1.
Defecto de Circuito Abierto
Los defectos de circuito abierto se deben a una ruptura total o parcial del material
conductor de la lnea de interconexion. Cuando la ruptura es total se le conoce como
un defecto completamente abierto (full-open) y causa que la informacion de la senal no
pueda ser transmitida, por ejemplo, de una compuerta a otra. Cuando se presenta una
ruptura parcial se le conoce como un defecto de resistencia abierta (resistive-open) lo
que se ve reflejado en que solo parte de la informacion puede ser transmitida. En la
figura 1.24 se presentan ambos tipos de defectos. Esta clase de defectos aumentan la
resistencia asociada a la interconexion, la cual depende del tipo de ruptura en la misma.
En [34] se han clasificado como defectos de ruptura altas cuando la resistencia es mayor
a 10M y bajas o debiles cuando es menor a dicho valor.
Las principales causas de la ruptura de las interconexiones se debe a [33, 35]:
La presencia de partculas indeseadas en la superficie de la oblea durante el proceso de litografico.
Deficiencia en la deposicion del metal.
Dishing y Erosion debido al proceso de planarizacion qumico-mecanico (CMP).
Aglomeracion de Silicio.
Efectos Antena..
Las rupturas completas (full-opens) conllevan a la aparicion de nodos flotantes en
las entradas de las compuertas por lo que el valor de voltaje queda determinado por
los acoplamientos electricos respecto a otras lneas de interconexion, esto produce un
30
(a) Ruptura Completa
(b) Ruptura Parcial
Figura 1.24: Clases de defectos de circuito abierto

comportamiento erratico en los valores de salida la compuerta, lo que conlleva a crear
una falla logica en el circuito.
1.3.2.
Defecto de Corto Circuito
El segundo tipo de defecto presente en las lineas de interconexion, es conocido

como corto circuito (short-circuit) o defecto de puente (bridge defect). Estos ocurren
cuando dos o mas nodos de un circuito son interconectados debidos a un defecto en el
proceso de manufactura [33]. En la figura 1.25 se presenta el caso en el que dos lneas
de interconexion estan unidas debido a un defecto. En este caso se observa que la linea
A es la que lleva la informacion, mientras que la lnea B es una lnea de distribucion de

y Electronica
31

alimentacion.
Figura 1.25: Defecto de Corto Circuito
Como en el caso anterior, los defectos de corto circuito ocurren principalmente en

el proceso de manufactura y pueden ser causados por diferentes factores, tales como
[33, 35]:
Variaciones en el proceso de litografa, tales como aberracion de las lentes y
efectos de proximidad o ptica.
Variaciones durante el proceso de deposicion del metal.
Contaminacion de partculas.
Electromigracion.
Rupturas en el o xido.
Estos defectos dependen de la forma y de las propiedades del material, por lo que el
impacto en los circuitos queda determinado por la magnitud de la resistencia asociada
al defecto, la ubicacion del mismo y la clase de senal afectada. Dependiendo del valor
de la resistencia el efecto puede ser detectado con diferentes metodologas de pruebas
como las presentadas en [33]. De acuerdo con [36], estos tipos de defectos presentan
muy poco impacto en el retardo de los circuitos.
32
1.4.
Estrategias de Pruebas por Corriente (IDDQ)
La metodologas de pruebas en circuitos integrados estan encaminadas no solo a

determinar si un circuito es bueno o malo,si cumple o no una especificacion, tambien
se enfoca en determinar si existe un defecto, la naturaleza del mismo. Generalmente, las
metodologas convencionales de pruebas permiten detectar defectos de tamanos grandes, y se hace necesario metodologas de pruebas que indiquen la presencia de defectos
de magnitudes bajas [37].
En las metodologas de pruebas convencionales se modelan los defectos en las interconexiones (circuito abierto o corto circuito) considerando una resistencia de valor cero o
grande y es conocido como modelado stuck-at. Sin embargo, dado que la magnitud de
la resistencia impacta directamente en el efecto que tiene el defecto en el circuito, esta
metodologa solo se presenta como un indicador parcial de impacto .
1.4.1.
Metodologa de Pruebas Orientadas a Defectos
Una de las metodologas mas estudiadas para determinar la existencia de un defecto en un circuito integrado es la que se basa en la medicion de las corrientes de fugas,
conocida como pruebas IDDQ ; se basa en la medicion de la corriente de polarizacion de
un dispositivo en estado estable. En la logica CMOS estatica se consume poca potencia
cuando sus entradas presentan un valor constante (estado estable) dado que no existe un
camino de polarizacion directo entre VDD y tierra, por lo que si un dispositivo presenta
altos valores en dicha corriente puede ser indicador de la existencia de un defecto [38].
Las pruebas con base en la corriente IDDQ permiten detectar defectos de corto circuito entre dos lneas de interconexion de senal, o de polarizacion o combinacion de
estos casos. Un defecto activo degrada la funcionalidad del dispositivo ya que disminuye metricas de interes como los margenes de ruido. Por otra parte, puede que el defecto
no impacte directamente en la funcionalidad del circuito pero si en el aumento el con
y Electronica
33
1.4. Estrategias de Pruebas por Corriente (IDDQ )

sumo de potencia del mismo [39, 40]
(a) Estructura Inversor
(b) Respuesta Temporal y de Corriente
Figura 1.26: Metodologa de Pruebas IDDQ , [38]
Para explicar el funcionamiento de la metodologa se presenta el inversor la figura

1.26(a). En estado estable y sin la presencia de defectos, la corriente de inactividad
(quiescent current) que fluye desde VDD hasta tierra es despreciable, dado que no existe
un camino directo de interconexion entre estas dos lineas de polarizacion y su respuesta
de corriente presenta el comportamiento de la curva azul mostrado en 1.26(b). Por otra
parte, si existe un defecto que una los terminales de dreno y fuente del transistor PMOS
34
una cantidad significativa de corriente fluye a traves de ambos transistores, por tanto es
posible identificar un dispositivo defectuoso debido al aumento en corriente de fugas
que se presenta debido al defecto [38].
La principal diferencia con otras metodologas de pruebas de fallas de circuitos,

radica en que no se tiene una condicion a priori de referencia para decidir si se cumple o no. As que presentar valores elevados de corriente de fugas puede que no tenga
un impacto directo en la funcionalidad del circuito y que pueda cumplir con las especificaciones de funcionalidad. La ventaja de esta metodologa de pruebas radica en la
capacidad que tiene de detectar circuitos integrados con defectos latentes, los cuales se
traduce en un riesgo en la perdida de confiabilidad. Entre sus desventajas se encuentra
el costo en la implementacion de la metodologa.
1.4.2.
Metodologa de Pruebas de Retardo
Las metodologas de pruebas de retardo se basan en el principio que los defectos de

circuito abierto o de corto circuito incrementan el retardo de los caminos de un circuito,
una vez que los valores obtenidos son comparados respecto a un marco de referencia
temporal determinado, se puede determinar que si esta referencia no es cumplida existe
un defecto en dicho camino. Debido a las variaciones de proceso esta metodologa de
pruebas presenta dos enfoques, uno determinista en el que se desprecia el efecto de las
variaciones de proceso y otro estadstico en el que dichas variaciones son modeladas
como variables aleatorias.
1.4.2.1.
Metodologa de Pruebas Convencionales
Generalmente se conoce al enfoque tradicional como determinista debido a que el

analisis no consideran la variabilidad de los parametros. Generalmente es conocido como un analisis estatico de tiempos o Static-Timing-Analisys (STA). Este tipo de pruebas

y Electronica
35

es modelada generalmente bajo tres enfoques, presentado a continuacion [41].
Modelo de Fallas de Transicion
Asume que la falla de retardo solo se encuentra en
una compuerta en el circuito. Existen dos modelos de fallas de transicion asociados a

cada compuerta: el modelo ((slow to rise)) y el modelo ((slow to fall)). Se asume que en
un circuito libre de fallas cada compuerta presenta un retardo nominal, por lo tanto las
fallas causan un incremento o decremento en el valor de este retardo.
Con este modelo se asume que el retardo extra causado por el defecto tiene la suficiente magnitud para evitar que la transicion llegue a cualquier salida primaria en el
tiempo en el que se realiza la observacion (captura de la senal de salida). En otras palabras, se asume que la falla de retardo puede ser observada independientemente de la
propagacion de la transicion, es decir, sin importar si se considera un camino largo o
uno corto [41].
Figura 1.27: Circuito de Ejemplo para el Enfoque de Transicion.

Para detectar una falla de transicion en un circuito combinacional es necesario aplicar dos vectores de entrada V=(vt,vs). El primer vector, vt inicializa el circuito, mientras
que el segundo vector, vs, activa la falla y propaga su efecto a alguna salida primaria.
Una falla en la transicion es considerada como detectada si la transicion ocurre en el
sitio de la falla y un camino sensibilizado se extiende desde el sitio de la falla a alguna
salida primaria, en la figura 1.28 se presenta el diagrama temporal de las entradas y
36
salidas del circuito, la falla se muestra en la salida O2 (curva roja).
Figura 1.28: Diagrama Temporal Circuito Bajo Analisis.
La principal ventaja del modelo de fallas por transicion es que el numero de fallas en
el circuito es lineal en terminos del numero de compuertas. Por otra parte, es un enfoque
muy optimista ya que se supone que la falla de retardo tiene la suficiente magnitud para
poder propagar su efecto hasta una salida primaria, y esto es menos probable al analizar
caminos con poca profundidad logica como se menciona en [41].
Modelo de Fallas de Retardo de Compuerta
En este modelo se asume que la falla
de retardo esta concentrada en una compuerta del circuito. Sin embargo, al contrario
que para el modelo anterior, no se asume que el incremento en el retardo de la compuerta afectara el desempeno del circuito, por lo que el enfoque de este modelo es
independiente del camino de propagacion del defecto. Se asume que solo caminos largos que pasan a traves de la ubicacion de la falla pueden degradar el desempeno del
circuito [41].

y Electronica
37

Es necesario especificar la magnitud del retardo debido a la falla para as poder determinar si es posible detectar el defecto en la compuerta bajo estudio. Las limitaciones
de este modelo son similares a las del modelo de transiciones ya que asumir que el
defecto se encuentra concentrado en una sola compuerta es bastante optimista, ademas
que no permite detectar defectos causados por la suma de retardos pequenos a traves
del camino logico.
Modelo de Fallas de Retardo de Camino Este modelo compara el retardo de un
camino con un determinado retardo de referencia, si el camino excede dicho limite el
circuito es considerado defectuoso. Un camino es definido como una entrada y salida primaria interconectadas mediante una serie de compuertas logicas. El retardo del
camino puede ser obtenido propagando la transicion desde la entrada hasta la salida.
En la figura 1.29 se presenta graficamente el concepto basico de esta metodologa de
pruebas.
Figura 1.29: Circuito Analizado en el Modelo de Retardo de Caminos

En la figura 1.29, la senal ha sido aplicada en la entrada A, con el resto de entradas
a un valor tal que se pueda propagar el retardo hasta la salida B. Cada compuerta propaga la senal de acuerdo a su funcion logica y su propagacion de retardo. La suma del
retardo de cada compuerta se usara como tiempo de referencia para comparar el comportamiento real del camino. En la figura 1.30 se presenta un diagrama de tiempos en
el que obtiene que el retardo del camino puede ser mayor a la referencia especificada,
indicando la presencia de una falla.
38
Figura 1.30: Diagrama Temporal Circuito Analizado
La principal ventaja de este modelado de pruebas consiste en que permite detectar retardos de magnitudes pequenas distribuidos a traves del camino. Sin embargo, su
principal inconveniente radica en que es extremadamente costoso realizar las pruebas
a cada uno de los caminos existentes en un circuito logico ya que este es exponencial
con el numero de compuertas y entradas.
En la tabla 1.1 se presenta una comparacion entre los tres modelos explicados, se
observa que el numero de fallas para los dos primeros modelos es lineal respecto al
numero de compuertas, con un fallas detectadas concentradas en una compuerta seleccionada y con magnitudes de fallas dectectables altas. Para el caso del modelo de fallas
por retardo el numero de fallas que se pueden detectar es exponencial debido a que el
numero de caminos respecto al numero de compuertas ha demostrado tener dicha tendencia, sin embargo, este es el u nico modelo que permite detectar fallas de diferentes
rangos y distribuidas a traves del camino logico.
Modelo de Fallas
Transicion
Compuerta
Camino
Numero de Fallas*
Lineal
Lineal
Exponencial
Fallas Detectadas
Concentrada
Concentrada
Distribuidas
Magnitud Detectable
Grandes
Mayores al Umbral
Pequenas a Grandes
Tabla 1.1: Comparacion de los Diferentes Tipos de Modelos De Fallas [41].*Respecto al Numero de Compuertas

y Electronica
39

1.4.2.2.
Metodologa Estadstica de Pruebas
Las metodologas tradicionales de pruebas tienen como fundamento la obtencion

de un valor preciso de retardo, es decir que utilizan una aproximacion determinista
y en el cual no se tiene en cuenta la variabilidad en los analisis que se realizan. Ya
que para los nuevos nodos tecnologicos el porcentaje de variabilidad ha incrementado
considerablemente estos presentan un impacto directo en el desempeno de los circuitos.
Con el fin de analizar los efectos de las variaciones de proceso se ha extendido

el analisis estatico (STA) a una aproximacion estadstica, conocida como StatisticalStatic-Timing-Analysis (SSTA) [9], esta es la metodologa a utilizar en la tesis y sera tratada a detalle en el captulo 3. En general, una herramienta estadstica se basa en determinar que el desempeno tal como el retardo puede ser representado por una variable
aleatoria, la cual esta en funcion de otras variables aleatorias asignadas a la variabilidad de los parametros de los transistores. Por lo que el retardo de cada compuerta
presenta la distribucion asignada a los parametros y que para un camino logico su retardo quedara determinado por la suma estadstica de las distribuciones asignadas a las
compuertas.
1.5.
Estrategias de Prueba para Retardos Pequenos
Un defecto de retardo pequeno o Small Delay Defect (SDD) es un tipo de defecto

temporal, el cual introduce una pequena cantidad de retardo extra al diseno. Debido a
su pequeno valor relativo a las margenes temporales permitidas por la maxima frecuencia de operacion, los SDD no fueron seriamente considerados en las metodologas de
pruebas en altos nodos tecnologicos [42].
Datos experimentales demuestran que en las u ltimas dos decadas la distribucion de

fallas del retardo se ha ido sesgando hacia magnitudes de defectos cada vez menores
40
Figura 1.31: Distribucion de Fallas Debidas a Defectos de Retardo. [43]

Figura 1.31. Dicha informacion indica que la mayora de dispositivos que fallan debidos a defectos de retardo, lo hacen a causa de defectos cada vez mas pequenos que el
ciclo de reloj tpico para un nodo tecnologico especifico [42].
Figura 1.32: Circuito Utilizado Para Explicar el Concepto de Retardos Pequenos
En la figura 1.32 se presenta un circuito hipotetico el cual presenta una falla a la

salida de la u ltima compuerta de tres caminos, por lo que para estos tres son afectados
por el impacto de la misma. Estos tres caminos presentan diferentes numero de compuertas, el camino P1 es el tiene una mayor profundidad logica, seguido del P2 y el

y Electronica
41

camino P3 .
Prueba Convencional de Retardo.-En circuitos sin speed binning4 se define el

ciclo del reloj para las pruebas con base en el camino mas lento definido como
Longest Critical Path. Es as como el ciclo del reloj se calcula aumentando un
delta de tiempo al valor del retardo del LCP, este tiempo delta es conocido como banda de guarda; es utilizado para sobrellevar variaciones en el voltaje de
polarizacion y efectos de temperatura entre otros.
Figura 1.33: Diagrama Temporal para Prueba Convencional de Retardo.

En la figura 1.33 se presenta el diagrama temporal para un circuito dado, el retardo del camino P1 se aproxima al ciclo del reloj por lo que se puede determinar
que es camino mas largo del circuito (LCP). Se observa que existe una diferencia
temporal entre ambas senales, este tiempo es conocido como tiempo de holgura (slack time). Este concepto es aplicable a todos los caminos presentes en un
circuito, con la diferencia que su magnitud esta determinada por el retardo del
camino analizado. Para el camino P2 se muestra que el valor del slack time es
4
Speed Binning.- Es el proceso de categorizar los circuitos fabricados basados en la respuesta temporal que presentan; en otras palabras, es el proceso en el que se determinan aquellos circuitos considerados
como rapidos, lentos, o con velocidad de respuesta nominal.
42
mayor que para el P1 , por lo que puede considerarse como un camino de longitud media. Por otro lado, se observa que el camino P3 al tener un menor retardo
respecto al ciclo del reloj presenta un mayor valor de slack time que para los caminos anteriores, por lo que es considerado como un camino corto.
En metodologas convencionales de pruebas de fallas de retardos se indica que

para que un circuito presente una respuesta erronea, la transicion del camino
analizado debe suceder luego del flanco del reloj. Para el camino P1 , mostrado
en la figura 1.33, el tamano del defecto (d s1 ) debe ser igual o mayor que t slk1
para poder ser detectado. Se observa que para el camino P2 el tamano del defecto
(d s2 ) para producir un error es mayor que para P1 y para el camino corto P3 es
aun mayor que para los dos caminos anteriores (d s3 ), es decir:
d s3 > d s2 > d s1
Considerando los defectos de retardos pequenos se observa que caminos con
tiempos de slack menores presentan una mayor probabilidad de deteccion, ya
que el tamano del defecto es relativamente pequeno. En cuanto a caminos con
profundidad media (mayor slack time) el tamano del defecto puede no ser comparable al a su slack time haciendo difcil su deteccion. De igual manera sucede
para caminos cortos, ya que estos requieren tamanos de defectos considerablemente mayores para ser detectados [44].
Prueba de Retardo Considerando Variaciones de Proceso.- La metodologa

es un enfoque determinista dado que en nodos tecnologicos que presentan dimensiones altas, las variaciones de proceso no impactan en mayor medida en el
retardo de un camino. No obstante, para tecnologas nanometricas las variaciones

y Electronica
43

de proceso tienen una influencia significativa en el retardo de un camino, por lo
que se hace necesario tener en cuenta su impacto en la banda de guarda.
Figura 1.34: El nuevo ciclo del reloj queda establecido por la distribucion estadstica del LCP.
En la figura 1.34 se muestra la distribucion estadstica para el LCP de un circuito
dado. Se observa que el nuevo valor del periodo del reloj queda determinado por
la esquina derecha de la distribucion normal del LCP, ya que esta representa los
posibles valores de retardo mas lentos que se pueden obtener para el LCP.
Analisis de Test Escape y Yield Loss en Pruebas de Retardo.- En tecnicas de

pruebas basadas en retardo, para tener en cuenta los efectos de las variaciones de
proceso se suele definir el umbral de deteccion en la esquina (DP + 3DP ) como
se muestra en la figura 1.35(a), del LCP tal como se comento previamente. Un
camino que presenta valores mayores a este umbral son caminos que conmutan
luego del flanco del reloj, lo que indica la existencia de un defecto [40].
Para un camino con un defecto de retardo grande, se puede tener distribuciones
tales como las mostradas en la figura 1.35(a), y con dicho umbral establecido el
defecto es detectado. Sin embargo, si existe un camino que presenta un defecto de retardo pequeno se puede tener el esquema mostrado en la figura 1.35(b).
44
(a) Defecto de Retardo Grande
(b) Defecto de Retardo Pequeno
Figura 1.35: Distribuciones de Retardo Para Dos Caminos Con Diferentes Magnitudes de Defecto.
En este caso la distribucion normal defectuosa esta traslapada con la distribucion
de retardo del camino bajo analisis. Esta zona de interseccion se caracteriza por
disminuir la confiabilidad del circuito ya que como se observa caminos con defectos no estan siendo detectados. Es decir, son caminos que escapan a la prueba
de retardo realizada; este fenomeno se define a continuacion.
Definicion 4 (Test Escapes). Son aquellos caminos que caen en la region punteada a la izquierda del umbral (Figura 1.35(b)) y que a pesar de ser defectuosos
son considerados como libres de defectos. Debido a esto se dice que son circuitos que se ((escaparon)) a la prueba realizada (region punteada en azul). Este
escenario impacta en la confiabilidad del circuito implementado [28, 40].
El problema de confiabilidad es de vital importancia en la industria de circuitos

y Electronica
45

integrados, ya que en gran cantidad de aplicaciones es necesario asegurar que los
circuitos utilizados cumplen la funcion especificada a lo largo del tiempo de vida
u til de los mismos. Con el fin de disminuir la cantidad de circuitos que escapan a las metodologas de prueba se ha estudiado el caso en el que el umbral
de deteccion es trasladado a la interseccion de las distribuciones del LCP y el
camino bajo analisis. Como se muestra en la figura 1.36 el numero de caminos
defectuosos que no son detectados se reduce (region punteada en azul), aumentando la confiabilidad del circuito. No obstante, dicho escenario induce a que se
tenga el caso contrario, en el que mas caminos sin defectos sean considerados
defectuosos y por lo tanto conlleve a descartar dicho circuito, este inconveniente
se conoce como perdida del yield y se define a continuacion:
Figura 1.36: Distribucion de retardo para un Circuito.
Definicion 5 (Yield Loss). Hace referencia a la disminucion en el yield del proceso. Se debe a que una vez realizada la metodologa de pruebas, circuitos que
estan libres defectos son considerados como defectuosos y por lo tanto son circuitos descartados, por lo que representa una perdida innecesaria (region punteada
en amarillo).
Por lo tanto se hacen necesarias metodologas de pruebas especializadas para la

deteccion de defectos de retardo pequeno, en donde se consideren los efectos de las
variaciones de proceso.
46
1.5.1.
Metodologas de Pruebas Para Defectos de Retardos Pequenos
Las metodologas tradicionales de pruebas de deteccion de defectos de retardo han

sido desarrolladas para detectar retardos consideraros gruesos mas que para la deteccion de retardos pequenos [45]. El principal reto en la deteccion de SDDs es que el
incremento de retardo causado por estos defectos es menor al slack, pero en las pruebas
tradicionales solo es posible detectar retardos mayores que el intervalo de slack definido [46, 47].
Uno de los metodos para detectar SDD es estimar el retardo del camino durante
el proceso de prueba en vez de solo comprobar que cumple con la restriccion temporal presupuestada. Esto puede ser llevado acabo con la metodologa de pruebas como
faster-than-at-speed ya que permitan multiples capturas del retardo en el intervalo de
slack [48]. Si el retardo del camino excede el valor nominal, entonces esto puede ser
considerado como un indicador del defecto. No obstante, como se menciono en la seccion anterior, debido a las variaciones de proceso los valores del retardo de un camino
ya no pueden ser obtenidas de manera determinista, por lo que en esta metodologa no
es posible determinar si el aumento o decremento en el retardo es debido al defecto o a
las variaciones de proceso.
Los SDDs son difciles detectar en las metodologas de pruebas tradicionales, dado
que no son propiamente estudiados ni con pruebas del tipo stuck-at ni con pruebas del
tipo de transicion de fallas. En [48] se ha determinado que los defectos de circuito
abierto son los que mayoritariamente no son detectados en la metodologas de pruebas.
En general, la va mas efectiva para detectar defectos de retardos pequenos es hacerlo analizando caminos largos, considerando el efecto de las variaciones del proceso
y diferenciando si el aumento de retardo es debido a un defecto en el proceso o a una
variacion en el mismo [45].

y Electronica
47
1.6. Justificacion
Desde este enfoque, los autores en [49] han propuesto una metrica de cobertura de
fallas para detectar el camino mas largo sensibilizado que pasa por el sitio en el que
se encuentra una falla. Se basa principalmente, en el analisis robusto del retardo de
caminos y busca encontrar el camino mas largo que pasa por la falla generando una
transicion de subida o de bajada en el mismo. Sin embargo, es altamente costoso la
implementacion de este modelo para circuitos grandes, ya que el numero de caminos
en un circuito es una funcion exponencial del numero de compuertas. En cuanto a los
autores en [50] proponen una metrica basada en caminos y conos digitales, para estimar
el retardo del camino bajo analisis. No obstante, este metodo presenta varios inconvenientes, el principal es que se basa en un analisis estatico de tiempos y no considera los
efectos de variaciones de proceso, ni su impacto en los caminos que se analizan.
1.6.
Justificacion
Debido al escalamiento tecnologico se han obtenido circuitos con un mejor desempeno. Sin embargo, la reduccion en el tamano de los transistores tambien ha causado
se aumenten algunas problematicas propias del diseno de circuitos, como lo son problemas de confiabilidad a causa de determinar que circuitos defectuosos son libres de
defectos, ademas del otro extremo en el que circuitos libres de defectos sean determinados como defectuosos disminuyendo el yield del proceso. Dado que con metodologas convencionales de pruebas el tamano del defecto detectable es comparable con
el tiempo de slack, no es posible detectar facilmente los defectos causados por retardos
pequenos. En este trabajo se presenta una alternativa metodologica de deteccion independiente del tiempo de slack y que permite detectar defectos de retardos pequenos con
base en la informacion de correlacion entre caminos. Esta alternativa supone que para
camino bajo analisis es necesario tener un camino de referencia con el cual el grado de
correlacion sea alto y para tal efecto se proponen metodos heursticos de seleccion.
48
1.7.
Organizacion de la tesis
La siguiente parte de la tesis esta dividida en cinco captulos que permiten obtener
los lineamientos para la obtencion de caminos digitales que permitan predecir pequenos
retardos utilizando la correlacion entre caminos. El captulo 2 resumen la metodologa
de deteccion de pequenos retardos, seguido del captulo 3 en el que se presentan todos los conceptos basicos para la obtencion de correlacion entre caminos, luego en el
captulo 4 se muestran los analisis realizados a camino bajo analisis (PUT) con los cuales se determinaron las consideraciones o caractersticas que debe poseer un camino
para ser utilizado en la metodologa de deteccion, seguido del captulo 5 en el que se
aplican la metodologa de seleccion y de deteccion de pequenos retardos en circuitos
ISCAS. Esta tesis finaliza en el capitulo 6 con las mas significativas conclusiones y
sugerencias para el trabajo futuro.

y Electronica
49
1.7. Organizacion de la tesis
50
Captulo 2
Metodologa Propuesta para la
Deteccion de Retardos Pequenos
En este captulo se describe la metodologa de deteccion de pequenos retardos utilizando la informacion de correlacion entre caminos logicos de un circuito digital. Una
vez conocido el grado de correlacion entre las salidas del circuito, esta metodologa
permite establecer un marco de referencia para detectar defectos de retardos pequenos
(SDD) y diferenciarlos de aquellos retardos producidos por las variaciones de proceso.
Este captulo se estructura de la siguiente manera: En la seccion 2.1 se presentan

los conceptos generales necesarios para realizar un estudio de correlacion. En la seccion 2.2 se describe la metodologa de deteccion de pequenos retardos utilizando el
concepto de correlacion entre caminos. En la seccion 2.3 se presentan las ventajas de
la alternativa metodologica propuesta. Luego en la seccion 2.4 se presenta las metodologas de pruebas de retardo aplicables con la metodologa planteada. Finalmente, en la
seccion 2.5 se presentan las conclusiones del captulo.

y Electronica
51
2.1. Aspectos Generales de Correlacion
2.1.
Aspectos Generales de Correlacion
Uno de los principales conceptos aplicados en los analisis estadsticos es el de la correlacion, ya que permite identificar dependencia entre variables de interes. Para aplicar
correctamente este concepto se presentan los aspectos generales en los que esta basado
el analisis de correlacion.
2.1.1.
Covarianza Entre Variables Aleatorias
La covarianza es un concepto ampliamente estudiado en la estadstica, ya que permite analizar el comportamiento conjunto de dos variables aleatorias determinadas.
Esta puede interpretarse como la medida de la relacion lineal entre las dos variables
bajo estudio y queda determinada por la ecuacion 2.1 [51].
cov(x, y) = E[x E(x)][y E(y)]

= E[xy] E[x]E[y]
(2.1)
= E[xy] x y
La covarianza indica la existencia de una relacion lineal entre variables, por lo que la
ecuacion 2.1 permite identificar cuando dos variables determinadas no tienden a variar
linealmente y cuando existe una variacion conjunta lineal.
La covarianza es mayor que cero cuando el valor esperado del producto de las variables es mayor a la multiplicacion de sus medias, lo que significa que el aumento
del valor de los datos de la media de una variable indicara que existe un aumento con
respecto a la media de los datos de la segunda variable. Del mismo modo se puede
analizar el caso en el que la covarianza es menor que cero, lo cual sucede cuando es
mayor el producto de las medias que el valor esperado del producto de los valores de
cada variable, por lo que el aumento con respecto a la media de una variable indicara la
52

Captulo 2. Metodologa Propuesta para la Deteccion de Retardos Pequenos
disminucion con respecto a la segunda variable [51].
Las propiedades de la covarianza se presentan a continuacion:

1. La covarianza de una variable aleatoria X consigo misma se conoce como la
varianza de la variable X.
cov(x, x) = 2x
(2.2)
2. La covarianza de (x,y) es igual a la covarianza de (y,x), es decir que la covarianza

cumple con la propiedad conmutativa de las operaciones matematicas:
cov(x, y) = cov(y, x)
(2.3)
3. Si existen dos variables aleatorias X y Y, las cuales se conoce que son independientes implica que su covarianza es igual a cero, sin embargo lo opuesto no es
cierto ya que algunos pares de variables presentan una covarianza de cero y no
ser independientes, ya que pueden existir otro tipo de relacion entre las mismas.
Indica
Independencia cov(x, y) = 0
cov(x, y) = 0
No Indica
(2.4)
Independencia
4. El rango de la covarianza queda definido por el producto de las desviaciones

estandar de las variables:
x y < cov(x, y) < x y
(2.5)
5. La covarianza no se ve afectada por cambios de localizacion pero si por cambios

en la escala:
cov(a + b x, c + d y) = b d cov(x, y)

y Electronica
(2.6)
53

De las u ltimas propiedades enunciadas se puede determinar que el principal inconveniente del concepto de covarianza radica en que es dependiente de la escala elegida
para los ejes de las variables bajo estudio, es decir, que la covarianza cambia si las variables estan siendo analizadas en metros o centmetros, por lo que no es concluyente
sobre el grado en que ambas variables varan conjuntamente; por otra parte, no permite
comparar directamente dos pares de variables que se encuentre en diferentes escalas.
2.1.2.
Correlacion Entre Variables Aleatorias
En [52] se presenta el analisis desarrollado por Sir Francis Galton. En sus estudios
observo que hijos de padres altos tendan a ser altos pero como media eran mas bajos que sus padres, y de igual manera en sentido contrario, en cuanto a que los hijos
de padres bajos tendan a ser bajos pero en promedio no tan bajos como sus padres.
Entre los principales objetivos de Galton se encuentran estudios antropometricos para
entender como las caractersticas fsicas de la descendencia de un ser humano estaban
relacionadas con sus progenitores. Con sus analisis Galton reconocio que la ecuacion
de prediccion que mejor estima la variable aleatoria Y denominada criterio, en funcion
de la variable aleatoria X denominada predictora, es la solucion de la ecuacion lineal Y
dada por:
Y = byx X + C
(2.7)
La cual, en terminos de desviaciones de la media de las dos variables X e Y, queda:
y = byx x
(2.8)
El objetivo principal de la recta que estima la variable y a partir de los datos en la

variable x es reducir el residuo de la prediccion (e = y y ). En la figura 2.1 se muestra
una interpretacion grafica de este residuo, el cual es la diferencia entre el valor estimado
por la recta y el valor de la observacion realizada.
54

Figura 2.1: Grafica del residuo [52].
En la figura 2.2 se unen los conceptos de regresion a la media y de recta de estimacion, en la que se busca que los errores (residuos) sean minimizados, es decir que una
mayor cantidad de puntos queden mas cercanos a la recta trazada. Para esto, se aplica la
tecnica de analisis de datos estadsticos de optimizacion llamada mnimos cuadrados,
el cual consiste en un promedio del cuadrado de los residuos, tal y como se muestra en
la ecuacion 2.9 [52].
Ve =
=
=
n
X
e2
i=1
n
X
n
X
(y y )2
i=1
(y byx x)2
n
(2.9)
i=1
n
2
X
y 2byx xy + b2yx x2
i=1
Para obtener el mnimo de una funcion con respecto a una variable determinada se
debe derivar la expresion e igualar a cero:

y Electronica
55
Figura 2.2: Regresion a la media [52].
dVe X 2xy 2byx x2

=
db
n
i=1
(2.10)
= 2cov(x, y) 2byx 2x = 0
Obteniendose:
byx =
cov(x, y)
2x
(2.11)
La ecuacion 2.11 es la pendiente de la recta que mejor aproxima los puntos de

las dos variables x e y, y que minimiza los residuos de los errores, el orden de los
subndices indica que es la lnea recta que explica a y dado que x minimiza el residuo
cuadratico, tambien conocido como error de prediccion cuadratico. De igual forma,
se puede obtener la pendiente de la linea recta que explica a la variable x dado que y
minimiza el error de prediccion, ec.2.12 .
56

b xy =
cov(x, y)
2y
(2.12)
Con los estudios de Galton, Karl Pearson modifico las expresiones encontradas para
estandarizar las medidas dividiendo por las desviaciones estandar de cada una de las
variables, lo cual tambien puede ser desarrollado obteniendo la media geometrica de las
dos pendientes relacionadas con el estudio (b xy y byx ), dando como resultado la ecuacion
conocida como el Producto-Momento del Coeficiente de Pearson (PPMCC) [53].
s
q
r xy = b xy byx =
r xy =
cov(x, y)cov(y, x)
2x 2y
(2.13)
cov(x, y)
x y
La ecuacion 2.13 se conoce el coeficiente de correlacion de Pearson y tambien es

identificada con la letra griega , ya que Pearson opto por utilizar la notacion r xy en
honor al trabajo desarrollado por Galton, identificando la letra r por el concepto de regresion a la media. El analisis de esta ecuacion permite identificar una relacion directa
con la covarianza y una relacion inversa con el producto de las desviaciones estandar
de las variables analizadas, sin embargo, esta interpretacion es meramente cualitativa
ya que debe analizarse en conjunto los conceptos de covarianza y desviacion estandar.
De igual manera el analisis de Pearson fue u til para sobrellevar el inconveniente de

la covarianza con respecto a las unidades en las que se estudia, ya que la correlacion
es una tipificacion de la covarianza independiente de las unidades de medida, ecuacion
2.14.

y Electronica
57
r x,y = (x, y)
"
!
!#
x x y y
=E
x
y
cov(x, y)
=
x y
2.1.2.1.
(2.14)
Error de Prediccion
Los diagramas de dispersion permiten comprobar si existe una relacion lineal entre
dos variables aleatorias estudiadas, por lo que se busca determinar la recta de regresion
que minimiza la diferencia entre la estimacion y la observacion realizada. En este caso
la variable ubicada en el eje de las ordenadas (y) es la que se busca explicar o predecir
por la relacion existente con la variable del eje de las abscisas (x). Sin embargo, hay que
tener en cuenta que las palabras explicar y predecir no son sinonimas, as que se debe
tener claro el objetivo del analisis realizado. Generalmente en investigacion se busca
explicar, es decir, comprender las diferencias entre una variable a partir de la relacion
con otra variable y entender en que medida las diferencias en la variable X explican las
diferencias en la variable Y.
Como se vio anteriormente, el objetivo es determinar la curva de regresion que explique las diferencias de las variables y que a su vez minimicen el error de prediccion,
a continuacion se muestra el desarrollo de la ecuacion del error bajo dos metodos llegando al mismo resultado.
2.1.2.2.
Metodo Analtico
En [52] se explica con detalle el desarrollo matematico para obtener la expresion

del erro de prediccion, tiene sus bases en el analisis de la pendiente de la recta de
58

regresion mostrado en la seccion anterior, en la que se determina que la pendiente byx
es la que minimiza la suma de los residuos al cuadrado, y que es necesario conocer que
tan grande es la varianza del residuo (error) del analisis. Partiendo del concepto de error
o residuo, elevando la diferencia al cuadrado y obteniendo su promedio se obtiene que
la varianza del residuo puede ser determinada de la ecuacion 2.15, en la cual se parte
de la recta estimada por las desviaciones estandar de las variables x e y.
Vr =
n
X
r2
i=1
n
X
(y y )2
i=1
n
X
(y byx x)2
i=1
cov(x,y)2
Vx
i=1
Vr = Vy + b2yx V x 2byx cov(x, y) = Vy +

Vr = Vy +
n
X
y2 2byx xy + b2yx x2
cov(x,y)2
Vx
2 cov(x,y)
V x cov(x, y)
2 cov(x,y)
= Vy
Vx
cov(x,y)2
Vx
Vr = Vy r2xy Vy = Vy (1 r2xy )
(2.15)
Para obtener la ecuacion de varianza del error obtenido se tiene en cuenta que V x =
2x , Vy = 2y y Vr = 2r = 2e , dado como resultado la ecuacion 2.16.
exy
2.1.2.3.
q
= 2y (1 2xy )
(2.16)
Metodo Grafico
El diagrama de venn de la figura 2.3 representa dos variables aleatorias X e Y, las

cuales tienen una porcion en comun que indica el grado de correlacion de las mismas,
si por ejemplo se tiene que existe una correlacion de 0.7 entre las variables, este valor
estara representado por la interseccion de ambos crculos. Sin embargo, esto no indica
que porcentaje de una variable puede ser explicada a partir de la otra y es por esto que

y Electronica
59
Figura 2.3: Diagrama de Venn Para Dos Variables Aleatorias X e Y con un grado
de correlacion de 0.7
se desarrollo el concepto decoeficiente de determinacion, el cual es el cuadrado del

coeficiente de correlacion multiplicado por 100, indicando en este ejemplo que el 49 %
de la variable X puede ser explicado por la variable Y y viceversa.
2y = 2exy + 2Pxy
(2.17)
La ecuacion 2.17 indica que la varianza de la variable Y, puede ser descompuesta en

dos porciones. La primera es 2exy , que indica la parte de la varianza que no esta explicada por la variable X, y la segunda 2Pxy que es la parte que comparten ambas variables.
Para comprender mejor estos conceptos se presenta la figura 2.4, en la que exy es la
medialuna de color cafe y Pxy queda representada por la interseccion de los crculos
(region azul).
Una vez comprendidas las porciones de varianza con el diagrama de venn, se presenta en la literatura que el coeficiente de determinacion puede ser expresado por la
fraccion de la varianza que es compartida y la varianza total de la variable analizada
(Ec. 2.18).
60

Figura 2.4: Representacion en diagrama de venn para las varianzas de las variables
aleatorias X e Y.
2xy
2Pxy
(2.18)
2y
En la ecuacion 2.18 se procede a sustituir la varianza compartida, la cual se determina por el despeje de la ecuacion 2.17.
2xy
2y 2exy
2y
2y
2y
2exy
2y
=1
2exy
2y
(2.19)
Despejando la varianza del error de prediccion se observa que este presenta una
dependencia con el grado de correlacion de las dos variables analizadas, es decir el
coeficiente de determinacion.
exy
q
= 2y (1 2xy )

y Electronica
(2.20)
61
2.1.3.
Caractersticas de las Variables Aleatorias
Para asegurar que en un estudio determinado se pueda emplear el coeficiente de

correlacion de Pearson es necesario determinar una serie de caractersticas de las variables aleatorias bajo estudio, al cumplir con estas los analisis de correlacion quedan
validados por completo [54].
Normalidad.- Un grado de correlacion puede ser determinado como normal

cuando ambas variables en la distribucion bivariada estan distribuidas normalmente, figura 2.5. Por lo tanto se deben evitar variables que presentan valores
sesgados en cualquiera de las direcciones, ya que si existiese sesgo en alguna de
las variables la aproximacion de linealidad no se cumplira provocando que el
coeficiente de correlacion de Pearson no sea valido.
Figura 2.5: Normalidad
Linealidad.- Si se cumple la condicion de variables normales se obtiene que la

relacion de ambas variables puede ser modelada como una lnea recta, esto indica
que el grado de correlacion es de la unidad, y por lo tanto son variables con las
cuales se puede predecir el comportamiento de una en funcion de la otra, figura
2.6.
62

Figura 2.6: Linealidad

Homoscedasticidad.- Esta caracterstica asegura que la varianza respecto a la
lnea de regresion es la misma para todos los valores de la variable predictora
X, tambien puede entenderse como el grado de uniformidad de las distribucion
bivariable. En la figura 2.7(a) el caso en el que las variables de interes (X e Y)
presentan una varianza homogenea en el rango de estudio, se puede utilizar una
de estas como variable predictora de la otra; por otra parte en la figura 2.7(b) se
muestra el caso en el que la varianza cambia en todo el rango de estudio, lo que
indica que no es posible conocer informacion de una de las variables en funcion
de la otra.
(a) Homoscedasticidad
(b) Heteroscedasticidad
Figura 2.7: Diferentes Tipos de Uniformidad de las Distribuciones de Dos Variables

Aleatorias

y Electronica
63
2.1.4.
Correlacion Multiple
Hasta el momento se ha analizado el caso en el que una variable de interes se puede

describir en funcion de otra variable dependiendo del grado de correlacion y un factor
de error asociado a la estimacion. Si se desea mejorar la estimacion realizada se pueden
introducir variables adicionales las cuales den informacion adicional de la variable de
interes; este caso se conoce como analisis multi-variable y es una generalizacion del
caso anterior [54, 55].
2.1.4.1.
Regresion con Dos Variables Predictoras
La ecuacion 2.21 muestra el caso en el que se analiza una variable criterio Y en

funcion de dos variables independientes X1 y X2 , donde los terminos 1 y 2 reflejan el
impacto de las variables X1 y X2 en la variable Y, cuando se incrementa una variable
X en una unidad manteniendo constantes las otras variables, indican el grado de correlacion parcial entre las variables independientes y la variable criterio, para el caso
bi-variable este concepto queda representado por el termino b de la ecuacion 2.8. Por
otra parte, el termino hace referencia al error inherente que existe en el analisis de
regresion [55].
Y = 1 X 1 + 2 X 2 +
(2.21)
En la figura 2.8 se representa el diagrama de venn para el caso en el que se tiene

una variable criterio Y en funcion de dos variables independientes X1 y X2 . Se puede
observar que existen dos tipos de correlacion en el diagrama, la primera indica la relacion entre las variables independientes y la variable criterio y la segunda hace relacion
entre las variables independientes.
Para el caso de dos variables predictoras el coeficiente de determinacion multiple,
se obtiene aplicando la expresion 2.22, que esta en funcion del grado de correlacion de
las variables X1 y X2 con la variable Y y el grado de correlacion entre las variables X1
64

Figura 2.8: Diagrama de Venn con Dos Variables Predictoras
y X2 .
v
t
R2Y.X1 X2
2
2
rY,X
+ rY,X
2rY,X1 rY,X2 rX1 ,X2
1
2
1 rX2 1 ,X2
(2.22)
Para obtener el grado de correlacion multiple de la variable criterio en funcion de

ambas variables independientes se deben considerar los tipos de correlacion existentes,
ya que al existir un relacion entre X1 y X2 ambas variables aportan el mismo porcentaje
de informacion, tal como se observa en la ecuacion 2.22, donde:
rY,X1 es el grado de correlacion entre la variable Y respecto a X1 .
rY,X2 es el grado de correlacion entre Y y X2 .
rX1 ,X2 es el grado de correlacion entre X1 y X2 .

y Electronica
65

2.1.4.2.
Regresion con N variables predictoras
Con el analisis de regresion multiple la variable de interes se modela en funcion

de N variables que explican o predicen su comportamiento dependiendo del grado de
correlacion existente entre estas, un porcentaje de error asociado a la estimacion Ec.
2.23. Este caso es una generalizacion del anterior, las implicaciones de correlacion
entre la variable criterio y las variables independientes, as como la correlacion entre
las variables independientes debe ser tomada en cuenta [54, 55].
Y = 1 X 1 + 2 X 2 + + N X N +
(2.23)
Para este caso se obtiene que la variable Y es modelada por una combinacion lineal
de las variables X1 hasta XN cuyo impacto en la variable a predecir se vera representado
por la magnitud de los coeficientes que acompanan a cada variable conocidos como
factores beta () los cuales son analogos a los coeficientes b del caso de una variable
predictora, representa el error de aproximacion de la regresion realizada.
Para este analisis se hace necesario conocer una medida que exprese como la variable de interes Y se relaciona con las N variables (Xi ). Este concepto es analogo al
de correlacion entre dos variables y es una generalizacion del mismo ya que permite
conocer como una variable varia conjuntamente respecto a una serie de variables que
la componen o describen, y es conocido como grado de correlacion multiple. Dado que
el coeficiente de correlacion por si solo no indica en que proporcion se relacionan las
variables, se opto por analizar el coeficiente de determinacion multiple que esta representado por R2 .
Si se tiene que las N variables (Xi ) presentan un grado de correlacion nulo entre las
mismas, el coeficiente de determinacion multiple es la suma del grado de correlacion
elevado al cuadrado de cada variable independiente con la variable de interes, este caso
es representado con el diagrama de venn de la figura 2.9, en el que las variables X1 y
66

Figura 2.9: Diagrama de Venn Variables Predictivas X1 X2 =0
X2 son independientes pero estan correlacionadas con la variable de interes Y.
Sin embargo en la practica es comun encontrar que las variables predictoras tienen
un determinado grado de correlacion y por lo tanto es de vital importancia considerar
el grado de correlacion entre las mismas; a este tipo de correlacion se le conoce como
correlacion parcial y se denota como ryx y el coeficiente de correlacion multiple de una
variable Y en funcion de las N variables independientes X se denota como R2y,x1 x2 xn . A
continuacion se presenta el caso para dos variables predictoras que presentan un grado
de correlacion parcial determinado.
R xx
1 r
x1 ,x2 r x1 ,x3
r x ,x
1 r x2 ,x3
2 1
= r x3 ,x1 r x3 ,x2
1
..
..
..
.
.
.
r
xN ,x1 r xN ,x2 r xN ,x3
r x1 ,xN
r x2 ,xN
r x3 ,xN
..
...
.
(2.24)
Para el caso de N variables predictoras, la expresion 2.22 puede representarse en

forma matricial, se definen dos tipos de matrices, la matriz R xx (Ec.2.24) que indica el

y Electronica
67

grado de correlacion parcial entre las variables predictoras y la matriz Ryx (Ec.2.25) que
indica el grado de correlacion parcial de las variables predictoras respecto a la variable
criterio [55].
Ryx = ry,x1 ry,x2 ry,x3 ry,xN

(2.25)
En [52]se presenta la explicacion de esta representacion en detalle, tambien que el

coeficiente de determinacion se calcula aplicando la ecuacion 2.26.
T
R2y,x1 x2 xn = R xy R1
xx R xy
(2.26)
Aplicando la expresion 2.21 se puede determinar la desviacion estandar del error al

considerar N variables, en la que se debe remplazar el termino de correlacion (2yx ) por
el de correlacion multi-variable (R2y,x1 x2 , ,xN ). Generalmente, dicho valor se presenta utilizando variables estandarizadas, es decir, con un valor medio de cero y una desviacion
estandar unitaria, obteniendose la ecuacion 2.27.
ey,x1 x2 xn
q
= (1 R2y,x1 x2 xN )
(2.27)
Efectos de Multicolinealidad El objetivo principal de utilizar el analisis multi-variable

radica en disminuir el error de la estimacion, se creera que al existir un gran numero
de variables se obtiene una disminucion considerable del mismo.
Sin embargo no siempre esto es correcto ya que si las variables predictoras estan
altamente correlacionadas, basicamente aportan la misma informacion al analisis, lo
que indica que se describe la misma cantidad de la varianza de la variable Y, es decir
sea una variable predictora o tres si estan altamente correlacionadas se llegara al mismo
resultado [55].
68

(a) Caso General
(b) Caso Extremo
Figura 2.10: Comportamiento de las Variables
Este fenomeno es conocido como multicolinealidad y puede ser observado en la

figura 2.10. En general dos variables X1 y X2 compartiran informacion, indicando la
existencia de un termino de correlacion parcial determinado. En el caso extremo en el
que se seleccionen dos variables que presenten un alto grado de correlacion se tendra el
caso mostrado en el diagrama de venn de la figura 2.10(b), la informacion de la variable
X2 esta contenida en la de la variable X1 por lo que existe redundancia en la informacion
dado que la proporcion en la que X1 Y y X2 Y es casi la misma, obteniendose RY.X1 X2

y Electronica
69

2.2. Metodologa de Deteccion de Retardos Pequenos
rY.X1 rY.X2 .
2.2.
Metodologa de Deteccion de Retardos Pequenos
Bajo la suposicion que dos caminos pueden ser modelados estadsticamente mediante las metricas de media y desviacion estandar del retardo se pueden aplicar los
conceptos explicados anteriormente para obtener una metodologa de deteccion de retardos pequenos que tiene como base principal la invariancia de la informacion de correlacion entre los caminos logicos analizados.
2.2.1.
Consideraciones Iniciales para la Metodologa
En [56] se proponen los fundamentos de una metodologa de deteccion de pequenos

retardos basada en el concepto de correlacion entre caminos. Esta metodologa tiene como base el hecho que si dos caminos presentan un alto grado de correlacion este debe
mantenerse sin importar las condiciones de operacion. Si uno de los caminos se ve afectado por un defecto de retardo, el grado de correlacion cambiara y por lo tanto dicho
defecto podra ser detectado.
Se conoce como correlacion entre caminos a la correlacion existente entre las distribuciones estadsticas de dos caminos en un circuito y representa el grado de relacion
que existe entre las varianzas del retardo de ambas trayectorias. Por lo tanto al realizar
la medicion del retardo de ambos caminos en el circuito el grado de correlacion debe
ser el mismo, de otra manera un defecto esta presente en el camino analizado. Por lo
tanto, el principio de la desviacion de la correlacion representa una tecnica de deteccion
de retardos que permite determinar la existencia de defectos de retardo muy pequenos
en cualquier trayectoria del circuito.
En la figura 2.11 se presenta el diagrama de flujo de la metodologa que inicia le70

Figura 2.11: Diagrama de Flujo de la Metodologa Deteccion de Retardos Pequenos
yendo la informacion de las compuertas pre-caracterizadas de la tecnologa deseada,

seguido por la seleccion de los trayectos mediante una herramienta estatica de tiempos.
Luego de haber seleccionado los caminos a los que se les realizan metodologas de
pruebas; posteriormente, se procede a realizar un analisis estadstico para obtener las
distribuciones del retardo de cada trayecto y el grado de correlacion entre los mismos
().

y Electronica
71

Una vez que se tiene la informacion de las muestras de retardo de los trayectos se
procede a identificar si la informacion de correlacion calculada en el bloque anterior
coincide con la informacion recopilada. Si los valores concuerdan indica que ninguno
de los trayectos presenta un defecto, sin embargo si existe una diferencia en los valores
se determina que existe un defecto en uno de los trayectos.
2.2.1.1.
Analisis con una Variable Predictora
Se analiza el caso de dos variables que cumplen con las caractersticas de normalidad, linealidad y homoscedasticidad. Las variables quedan definidas por su valor medio
y desviacion estandar como se indica en 2.28. Se asume para este analisis un grado de
correlacion alto entre las variables.
X N(X , X )
Y N(Y , Y )
(2.28)
Figura 2.12: Correlacion Ideal Entre Variables

Realizando el analisis de regresion de variables, y graficando en 2.12 las distribuciones de las mismas, se obtiene que existe una dependencia entre los valores de las
72

variables de interes. Dicha dependencia puede ser explicada a traves de la lnea recta
definida con la ecuacion 2.29. En la que m hace referencia a la pendiente de la recta y
C el cruce con el eje de las ordenadas.
Y = mX +C
(2.29)
Para obtener el valor de la pendiente se utilizan dos puntos en la recta. En este

caso se ha marcado en la figura 2.12 tres puntos clave en los que se intersectan las
distribuciones de las variables analizadas, estos son:
1. X -3X = Y -3Y
2. X = Y .
3. X +3X = Y +3Y
Cualquier combinacion de puntos es viable para obtener el valor de la pendiende
deseado. En este caso se utilizan los puntos 3 y 1, que corresponden a los extremos de
las distribuciones gaussianas:
(Y + 3Y ) (Y 3Y )
(X + 3X ) (X 3X )
Y
m=
X
m=
(2.30a)
(2.30b)
La ecuacion 2.30 hace referencia al caso en el que el grado de correlacion entre las
variables X y Y se aproximan a la unidad, y queda determinada por la relacion de las
desviaciones estandar de la variable Y respecto a la de la variable X.
Por otra parte, la ecuacion 2.30 queda definida en funcion de las variables estandaX
) cada variable se presenta el caso en que la
rizadas X y Y . Al estandarizar (X = X
X
0
recta cambia el punto de cruce del eje de las ordenadas al origen, obteniendose que la

y Electronica
73

0
variable estandarizada Y queda definida por la ecuacion 2.31b.En este caso el valor de
la pendiente puede ser obtenido mediante la aplicacion de la ecuacion 2.31c.
Y =mX
(X X )
(Y Y )
=m
Y
X
(Y Y ) X
m=
(X X ) Y
(2.31a)
(2.31b)
(2.31c)
Ahora bien, dado que en la practica no existen variables con correlacion de uno,
se hace necesario enfocar el analisis para el caso en el que el grado de correlacion es
menor a la unidad. Y es en este enfoque donde el concepto de desviacion estandar del
error es ampliamente utilizado. Como se explica en la seccion anterior, el error de estimacion permite determinar que tanta diferencia existe entre la recta de regresion de
una variable y el valor puntual de la observacion de dicha variable.
El error de estimacion en este caso puede analizarse para determinar que tan alejado
esta un dato de la recta de regresion cuando el grado de correlacion entre las variables
analizadas es menor a la unidad y queda determinado por la ecuacion 2.32.
eX,Y =
q
2Y (1 2X,Y )
(2.32)
Hasta el momento se ha analizado el caso de dos variables completamente correlacionadas, en el que una variable predice exactamente los valores de la otra variable, y el
caso en el que las dos variables presentan una correlacion menor a uno, introduciendo
el concepto de desviacion estandar del error. Este analisis puede ser extrapolado para
cualquier par de variables independientemente de lo que estas representen.
Para el caso de este trabajo, se supone que dados dos caminos logicos de un circuito
74

se conoce su distribucion de retardo, las cuales quedan representadas por las variables
X y Y. Conociendo el grado de correlacion entre estas distribuciones la metodologa
planteada indica que se puede determinar cuando existe un defecto en el camino que se
desea analizar.
Figura 2.13: Rango de Deteccion
La figura 2.13 hace referencia a una muestra (X1 ) de la variable X, si existiera un

grado de correlacion de uno entre las variables, se espera que el valor respectivo de la
variable Y para esta muestra sea Y1,FC , donde el subindice FC hace referencia a Full
Correlated (correlacion completa).
Ya que el grado de correlacion entre las variables es menor a la unidad, no es posible

predecir exactamente el valor de Y a partir de el valor obtenido con X1 . Sin embargo,
aplicando el concepto de error de estimacion se pueden definir dos lmites entre los

y Electronica
75

cuales se espera que se presente el valor de retardo de Y1 . Ya que se estan analizando
variables gaussianas el rango de valores esta acotado por una variable gaussiana con un
valor medio dado por la aproximacion FC y con una desviacion estandar determinada
por el error de estimacion (eX,Y ).
Y1,U = Y1,FC + 3eX,Y
(2.33a)
Y1,L = Y1,FC 3eX,Y
(2.33b)
De la figura 2.13 se observa que el rango esta limitado por los valores Y1,U para la
cota superior y Y1,L para la cota inferior, los cuales pueden ser calculados utilizando
la expresion 2.33. Dado que la expresion de la desviacion estandar del error esta en
funcion del grado de correlacion se puede concluir que si la variable X tiene un valor
determinado, el valor de Y debe estar acotado en eX,Y para que el grado de correlacion
entre las variables sea el esperado, de lo contrario existe una variacion en la distribucion
del retardo del camino analizado.
Utilizando el valor de pendiente calculado en 2.31c para el caso de correlacion igual
a uno, que se puede determinar el valor de Y1,FC en funcion de X1 .
Y1,FC
!
Y
= m X1 + C =
X1 + C
X
(2.34)
Utilizando variables estandarizadas se obtiene que el valor para una aproximacion

de correlacion unitaria es:
!
Y
(Y1,FC Y ) = m (X1 X ) =
(X1 X )
X
(2.35)
Remplazando 2.35 en 2.33 se puede determinar los valores superior e inferior de Y1

obteniendose la ecuacion 2.36, los cuales limitan el rango en el que esta variable puede
tomar valores y cumplir con el grado de correlacion respecto a la variable X1 .
76

!
Y
(X1 X ) + 3eX,Y
(Y1,U Y ) =
X
!
Y
(X1 X ) 3eX,Y
(Y1,L Y ) =
X
(2.36a)
(2.36b)
Con los valores obtenidos en 2.36 se obtiene una expresion que acota el rango en
el que la informacion de correlacion entre las variables X y Y para una muestra dada
coincide (X1 ), siendo este expresado por la ecuacion 2.37:
!
!
Y
Y
(X1 X ) 3eX,Y (Y1 Y )
(X1 X ) + 3eX,Y
X
X
(2.37)
S dos muestras de retardo de dos caminos con un grado de correlacion determinada

no cumplen con la ecuacion 2.37 indica que existe una desviacion respecto al valor de
correlacion.
2.2.1.2.
Analisis con Multiples

Variables Predictoras
La aproximacion multi-variable es utilizada con el fin de mejorar la resolucion en

la deteccion de retardos pequenos. Tiene como base lo explicado en la seccion anterior
sobre analisis multi-variable y busca aumentar la informacion de varianza del camino
objetivo en funcion de un conjunto de caminos predictivos, dado que el efecto de las
variaciones no es el mismo en todos los caminos, y si existen otros caminos que afecten
la variacion del camino bajo analisis dicha informacion puede ser u til para explicar las
variaciones en el mismo.
En la figura 2.14 se presenta el caso de aproximacion para un trayecto objetivo denominado con la variable aleatoria Y respecto a dos trayectos predictivos X1 y X2 . Si
se conoce la distribucion de las variables X1 y X2 y el grado de correlacion que estas
presentan, el concepto de correlacion multiple puede ser utilizado para detectar varia
y Electronica
77

Figura 2.14: Diagrama de Venn Multiples Variables Predictoras
ciones en la distribucion de una variable determinada, obteniendose que la ecuacion de

regresion multiple esta determinada por la ecuacion 2.38.
Y = X2 X2 + X1 X1 + 0
(2.38)
Donde Y es la variable que se desea aproximar, generalmente conocida como variable criterio. Y los terminos X1 y X2 hacen referencia a las variables estadarizadas
utilizadas para predecir el comportamiento de la variable criterio, en otras palabras son
las variables predictoras. Para una aproximacion estandarizada de la variable se puede
obtener el valor de desviacion estandar del error utilizando la ecuacion 2.39.
eY.X1 X2 =
78
q
1 R2Y.X1 X2
(2.39)

Por lo tanto la expresion 2.37 es igualmente valida para este caso ya que el valor
que directamente se modifica es la de la magnitud del rango establecido por eX,Y .
2.2.2.
Deteccion de Retardos Pequenos
Teniendo el marco referencial de correlacion entre variables, este concepto sera aplicado para detectar defectos de retardos en caminos logicos de circuitos. Asumiendo que
dos caminos logicos denominados P1 y P2 presentan una distribucion estadstica X y
Y respectivamente, la expresion 2.37 para este caso queda determinada por la ecuacion
2.40.
!
!
Y
Y
(X1 X ) 3eX,Y (Y1 Y )
(X1 X ) + 3eX,Y
X
X
(2.40)
Donde X1 y Y1 es una muestra de retardo, X1 y Y1 representan el valor medio de

retardo, X1 y Y1 representa la desviacion estandar del retardo y eX,Y representa la
desviacion estandar del error de prediccion.
Figura 2.15: Efecto la Correlacion Correlacion Entre Camino X Sobre Camino Y

El principio basico de la metodologa de deteccion se basa en encontrar cambios
en la relacion existente entre los retardos de los caminos analizados. En la figura 2.15
se presenta un posible caso de distribucion del retardo para los caminos P1 y P2 los
cuales hipoteticamente presentan un grado de correlacion de 0.7. Si el muestreo de

y Electronica
79

retardo para cada camino se obtiene que el camino 1 presenta un valor de retardo X1 y
el camino 2 un valor Y1 se dice que el camino bajo analisis no presenta defectos. Sin
embargo, si para el camino 2 se obtiene un valor Y(1,de f ) se dice que el camino bajo
analisis presenta un defecto ya que la informacion de correlacion no concuerda con la
esperada.
Figura 2.16: Mnima variacion del retardo que puede ser detectada.
Como se puede observar en la figura 2.16 la magnitud de la variacion que puede

ser detectada depende del coeficiente de correlacion entre caminos. Lo que indica que
caminos con valores bajos de correlacion presentaran intervalos de deteccion mayores,
incrementando el valor mnimo que puede ser detectado.
En la figura 2.16 se presenta graficamente el concepto de desviacion del retardo para

los dos caminos analizado. La grafica de ondas muestra la senal propagada a traves de
cada uno de los caminos. Asumiendo que existe un grado de correlacion de uno se tiene
que el camino P1 presenta un retado X1 por lo tanto el retardo del camino P2 debe tener
80

un valor igual a Y1 , cuya valor puede ser obtenido utilizando la ecuacion 2.41.
Y1,FC
!
Y
=
X1
X
(2.41)
Sin embargo, en la practica un grado de correlacion de uno no se puede encontrar,

lo que conlleva a la ecuacion 2.41 a dejar de ser valida, ya que la estimacion de Y1
presenta un valor aleatorio contenido en el intervalo umbral de deteccion, el cual tiene
como valor medio Y1 y una desviacion estandar dada por eX,Y . Si para cierto valor de
X1 el valor de Y1 esta por fuera de esta distribucion significa que existe una desviacion
en el grado de correlacion entre los caminos analizados, la cual puede ser el resultado
de un aumento o reduccion en el retardo de alguno de los caminos.
Utilizando este principio, los retardos pequenos que incrementan el retardo de los
caminos lo suficiente como para sobrepasar el intervalo umbral de deteccion pueden
ser identificados del incremento en el retardo de los caminos debidos a las variaciones
de proceso. Por lo que el retardo mnimo detectable, puede ser representado como el
menor incremento de retardo que puede ser detectado para una determinada condicion
de varianza del retardo del camino bajo analisis y un grado de correlacion especifico.
Este incremento mnimo es considerado tomando el valor de Y1,FC como referencia y
es representado como Ymin .
Ymin = 3eX,Y
2.2.3.
(2.42)
Eficiencia de Deteccion de la Tecnica Propuesta
El grado de correlacion de dos caminos es una metrica que permite conocer el

porcentaje de detectabilidad de un retardo pequeno en relacion con la varianza del caminos que se esta analizando. Adicionalmente, en este trabajo se ha definido la metrica

y Electronica
81

.Eficiencia de la Deteccion(DE) que da una medida cuantitativa del grado de deteccion
de la distribucion normal del camino bajo prueba. Esta metrica proporciona informacion equivalente a la correlacion, pero indica cuantitativamente la resolucion de la
deteccion realizada.
Esta metrica es representada graficamente en la figura 2.17, en la que Y es el valor
medio de la distribucion del retardo,Y y e representan la desviacion estandar del
retardo y la desviacion estandar del error, respectivamente.
Figura 2.17: Representacion Grafica Figura de Merito DE

Como se puede apreciar en la figura la porcion de la varianza debida a variaciones
de proceso que se puede distinguir de aquellas fluctuaciones generadas por un defecto
es la suma de la varianza que excede el valor en 3e . Por lo tanto la figura de merito
trabajada puede ser establecida como la representacion porcentual de la varianza en la
que los efectos debidos a retardo pequenos pueden ser detectados en relacion con la
varianza total del retardo del camino.
!
e
100 %
DE = 1
Y
(2.43)
La DE puede ser calculada utilizado la expresion 2.43, la cual como se menciono anteriormente es una normalizacion del valor de desviacion estandar del retardo a la desviacion estandar del camino analizado, indicando que para altos valores de esta metrica
82

se obtendra que los defectos de retardo pequeno podran ser identificados en mayor
proporcion de la varianza del camino. Otro punto de importancia es que al existir un
grado de correlacion bajo (cero) en el peor de los casos la metodologa permite detectar
defectos mayores a 3e .
2.3.
Analisis General de los Beneficios de la Metodologa Propuesta
A continuacion se exponen algunos puntos relevantes sobre los beneficios que presenta la metodologa planteada, as como su relacion con metodologas de pruebas similares:
del Defecto y Profundidad Logica.- En las metodologas de pruebas
Tamano
de retardo convencionales el tamano del defecto que puede ser detectado esta determinado segun el retardo del camino analizado con respecto a la senal de reloj
fijada o al tiempo en el que se captura la senal de salida.
Con la metodologa propuesta el tamano mnimo del defecto que se puede detectar ya no es determinado por la respuesta temporal del camino analizado ya
que se basa en la informacion de correlacion respecto a otro camino y no respecto a la informacion de retardo respecto al reloj del sistema. Por lo que con esta
metodologa caminos de diferentes profundidades logicas pueden ser probados.
Esquinas de Proceso.- Se tiene el caso en el que las metodologas de pruebas
analizan circuitos fabricados en la esquina de proceso lenta o rapida.
Segun la metodologa de pruebas de retardos convencionales en aquellos circuitos que presenten una respuesta lenta se podra obtener un menor valor de defecto
detectable, ya que la respuesta de sus caminos tiende a aproximarse al ciclo de
reloj especificado, mientras que para circuitos rapidos sucede lo contrario ya que

y Electronica
83
2.3. Analisis General de los Beneficios de la Metodologa Propuesta
Figura 2.18: Diagrama de Tiempos Para un Circuito con Respuesta Temporal

Rapida-Tpica-Lenta.
tienden a alejarse del ciclo de reloj. Este caso es representado en la figura 2.18,
se observa que la respuesta para caminos en la esquina lenta ( + 3) tienen un
tamano de defecto menor que para la esquina rapida ( 3), figura 2.19.
La metodologa de deteccion propuesta toma en cuenta este escenario ya que el
valor del mnimo retardo detectable es una funcion del grado de correlacion entre
dos caminos por lo que presenta la misma magnitud para circuitos que presentan
respuestas de retardo lentas o rapidas. Esto se ejemplifica utilizando dos caminos
con distribuciones de retardo X y Y.
Conociendo la informacion de correlacion de las distribuciones se tiene que al
obtener un valor de muestra se presenta un valor de retardo X1 para el primer camino, situado a la izquierda del valor medio, por lo que se considera una respuesta temporal rapida, para esta caso se tiene que la respuesta del segundo camino
estara ubicada a la izquierda de la media y presenta un valor mnimo detectable
2 , figura 2.20.
Para una segunda muestra de retardo se tiene que esta vez el primer camino pre84

Figura 2.19: Diagrama de Tiempos Para un Circuito con Respuesta Temporal Lenta
y Rapida.
senta un valor cercano a la media de la distribucion denotado por X2 , lo que indica
que para el segundo camino la respuesta esta ubicada cerca al valor medio del retardo con un mnimo valor detectable 2 . Para una tercera muestra se tiene que
esta vez su valor se aproxima al extremo derecho, es decir una respuesta temporal mas lenta que la tpica (X3 ), nuevamente para el segundo camino se tiene un
mnimo detectable en el mismo extremo de la distribucion con una magnitud 3 .
Ahora bien, dado que en los todos casos se analiza el mismo conjunto de caminos la informacion del grado de correlacion es la misma en los tres escenarios,
por lo que se tiene que el retardo mnimo detectable es igual para caminos con
respuestas temporales lentas, tpicas o rapidas, es decir:
1 = 2 = 3
(2.44)
Cabe resaltar que la metodologa de deteccion basada en la correlacion entre

caminos presenta un mejor desempeno para circuitos considerados rapidos ya
que respecto a las metodologas tradicionales el mnimo tamano de defecto es
considerablemente mayor que con la metodologa propuesta. En circuitos con

y Electronica
85
2.3. Analisis General de los Beneficios de la Metodologa Propuesta
Figura 2.20: Representacion de los diferentes escenarios en los que un defecto puede ser detectado
respuesta lenta, ya que el mnimo tamano de defecto tiende a ser pequeno debido
a su proximidad con la respuesta del reloj, y por lo tanto el tamano de defecto
mnimo detectable en una metodologa de retardo convencional dependera del
tiempo de guarda asignado al circuito. Tal como se menciono previamente, la
metodologa propuesta en esta tesis no va a depender del tiempo de guarda.
Test escapes y Yield Loss.- En metodologas de pruebas en las que se considera el

impacto de variaciones de proceso se puede presentar el caso en el que circuitos
defectuosos son considerados libres de defectos (test escapes) y circuitos libres
de defectos son considerados defectuosos (yield loss), la cantidad de circuitos en
una u otra region depende directamente de la ubicacion designada para el umbral,
como se muestra en la figura 2.21. A fin de reducir el test escape debido a la
aplicacion de la metodologa de pruebas, es comun mover el umbral de decision
a la izquierda de la esquina ( + 3).
86

Figura 2.21: Distribucion del Retardo de dos Caminos Analizados.

Ya que esta metodologa es independiente del umbral especificado, y permite
distinguir entre variaciones de proceso y variaciones debidas al proceso se puede
concluir que disminuye considerablemente los dos efectos anteriormente mencionados.
2.4.
Medicion del Retardo de los Caminos de un Circuito
Dado que la metodologa propuesta tiene por base la comparacion entre medidas
de retardo se debe especificar que tipos de muestreo son ideales para llevar la a cabo.
La mejor mejor alternativa para esta metodologa es realizar mediciones continuas del
retardo de los trayectos en tiempo real, sin embargo, esto supone un costo elevado alto
y un tiempo computacional excesivo.
Para el muestreo del retardo convencionalmente se presentan dos tecnicas, la primera de estas se realiza a traves de mediciones indirectas de retardo, las cuales tiene
por principio identificar la relacion existente entre el desempeno del circuito y estructuras integradas al circuito. Para este caso, la tecnica mas utilizada es la de insercion de
anillos osciladores (ring-oscillators) en un lugar especifico del dado. La frecuencia de

y Electronica
87
2.4. Medicion del Retardo de los Caminos de un Circuito

oscilacion de las estructuras al interior del dado estaran correlacionadas con el desempeno de retardo de un circuito, especialmente aquellos dispositivos cercanos al oscilador disenado. En trabajos como [57], han encontrado que existe una alta dependencia
entre la frecuencia del oscilador y la corriente de estado estable IDDQ . Otras alternativas
de medicion indirecta ha sido propuestas en [58], donde los autores utilizan la relacion
entre el retardo de propagacion y la disminucion del voltaje de polarizacion.
La segunda aproximacion de muestreo es utilizando mediciones directas de retardo

al circuito bajo analisis. En algunas metodologas ha sido propuesto el uso de multiples
senales en los equipos automaticos de pruebas (Automatic Testing Equiment). Otras
alternativas como la expuesta en [47, 59] se han sido utilizadas para obtener una medicion directa del retardo en funcion de la relacion entre los dispositivos, y es conocida
como multiple-clock-schemes.
Dado que se busca obtener valores precisos de retardo se deben aplicar metodologas de pruebas de retardo con muestreo directo, entre las cuales en [47] se presenta
la tecnica multiple-clock schemes la cual permite obtener valores exactos de retardo a
un bajo costo computacional, en esta tecnica el retardo de un circuito es aproximado
con base en el comportamiento del circuito para diferentes intervalos de observacion.
Esta tecnica ha demostrado ser economica y eficiente para la medicion de retardo [60].
Trabajos como el de Sing et al [47] han sido propuestos como una metodologa de pruebas de retardo eficiente.
El enfoque de esta metodologa utiliza el analisis de transiciones como el descrito

en el captulo 1, para multiples intervalos de observacion, donde cada intervalo es mas
corto que el anterior. La separacion entre intervalos esta definida por un valor determinado de t. Una vez que el vector de prueba es aplicado, es generada la transicion la
cual se propaga hasta la salida primaria bajo analisis, figura 2.22.
88

Figura 2.22: Metodologa de Muestreo del Retardo. [61]
Cada intervalo ti representa la i-esima observacion del intervalo a la cual la senal es

analizada. Si en un tiempo dado la senal cruza el umbral logico entonces se calcula el
retardo entre ti1 y ti . Por lo tanto para aumentar la exactitud del muestreo, es necesario
que la separacion entre intervalos (t) sea la menor posible. No obstante, aumentar la
resolucion del muestreo tiene un impacto directo en el numero de veces que se realizan las observaciones, lo cual es un incremento directo en el costo de aplicacion de la
tecnica.
Esta tecnica de muestreo es ideal a ser aplicada con la metodologa planteada. Sin
embargo, la resolucion de la misma es un factor que se debe analizar. En esta tecnica,
las mediciones son obtenidas mediante un proceso de muestreo-cuantizacion, lo que
indicara que si la resolucion de este proceso no es la adecuada puede que no se detecte
el retardo mnimo (min ) ya que se puede asegurar que el defecto presenta un mayor que
este pero no se puede asegurar que sera cercano al proximo valor observado. En [56],
se propone para minimizar el error de muestro, que el tiempo de observacion debe ser
menor al valor min .

y Electronica
89
2.5. Conclusiones
2.5.
Conclusiones
En este captulo se ha desarrollado la propuesta metodologica de deteccion de retardos pequenos con base en el concepto de correlacion entre caminos. Se inicia con
los aspectos generales de correlacion entre variables aleatorias, los cuales son aplicados
para el caso de distribuciones de retardo de dos caminos logicos. As mismo, se expone
una mejora en la metodologa utilizando el concepto de correlacion multiple. Se denota que entre las ventajas de la tecnica propuesta se presenta que es independiente de
la profundidad logica, y de la esquina de operacion del circuito fabricado, ademas de
disminuir los test escapes lo que se ve reflejado en una mejora en la confiabilidad del
mismo. Y de igual manera, disminuye el numero de circuitos que son descartados aun
siendo libres de defectos, lo que indica que aumenta el yield del proceso
90
Captulo 3
Analisis Estadstico de Tiempos para

Circuitos Integrados
Para calcular el grado de correlacion entre caminos se ha desarrollado una herramienta que realiza analisis estadstico de tiempos, teniendo en cuenta variaciones de
proceso intra e inter-die y su correspondiente modelado de correlacion espacial. Los
efectos de variaciones puramente aleatorias o independientes fueron tambien considerados.
Este captulo se estructura de la siguiente manera, en la seccion 3.1 se presenta la

explicacion de los analisis de tiempos empleados, seguido de la seccion 3.2 en la que
se presentan todos los conceptos fundamentales para la estimacion de la correlacion
entre caminos. Luego en la seccion 3.3 se indica el modelado estadstico a nivel compuerta y en la seccion 3.4 el modelado de la distribucion estadstica del retardo de un
camino logico. Finalmente, en la seccion 3.5 se presentan las conclusiones del captulo.

y Electronica
91
3.1. Fundamentos para el Analisis de Tiempos
3.1.
Fundamentos para el Analisis de Tiempos
En las metodologas de pruebas de retardo de caminos se conocen dos enfoques

para analizar un circuito. En el primero se analiza el circuito despreciando el impacto
de las variaciones de proceso y es conocido como analisis estatico de tiempos (STA)
y el segundo en el que s se considera la variabilidad de los parametros obteniendose
un analisis estadstico-estatico de tiempos (SSTA). A continuacion se explica en que
consiste cada aproximacion.
3.1.1.
Analisis Estatico de Tiempos
El analisis estatico de tiempos o Static Timing Analysis (STA) es un metodo en el

que se realiza un analisis de tiempos para una condicion especfica de operacion del
circuito. En e ste no se realiza ningun analisis dinamico de senales, solo se estima el
retardo de un camino para una esquina de proceso determinada, de all el concepto de
estatico [62].
El STA es implementado con un analisis de esquinas, el cual es una aproximacion al

peor caso y se refiere a la variacion de parametros previamente disenados respecto a los
fabricados. Las esquinas de proceso indican los rangos de los valores que puede tomar
cada parametro de proceso y para los cuales un circuito digital debe funcionar correctamente. Dependiendo de la caracterstica de la esquina, se puede obtener un desempeno
diferente por parte del circuito, por ejemplo, e ste puede ser mas rapido o mas lento,
presentar altas o bajas temperaturas o requerir tensiones de polarizacion mayores o menores. Aquellos circuitos que no operan correctamente en las condiciones planteadas
se dice que presentan un margen de diseno inadecuado.
Tradicionalmente, las herramientas de analisis de tiempos y de potencia utilizan

dos o mas esquinas de proceso, voltaje y temperatura, este analisis es conocido como
PVT. En general, para el analisis de tiempos se determina que las esquinas temporales
92
Captulo 3. Analisis Estadstico de Tiempos para Circuitos Integrados

pueden ser lentas (S), tpicas (T), o rapidas (F). Un transistor en una esquina determinada presentara un comportamiento diferente respecto a un transistor en otra esquina
de proceso. Si se dice que se tienen dos transistores en la esquina SS, se hace referencia
a que existe un transistor NMOS y un PMOS lento. Las combinaciones de esquinas
comunmente analizadas son mostradas en la figura 3.1.
Figura 3.1: Esquinas de Proceso

El objetivo del analisis basado en esquinas radica en asegurar la correcta operacion
del circuito en las diferentes esquinas de PVT. Entre las ventajas de este analisis se
encuentra que el tiempo de computo necesario presenta una relacion directa respecto a
la complejidad del circuito a analizar.
3.1.2.
Analisis Estadstico de Tiempos
El principal objetivo del desarrollo de un analisis estadstico de tiempos o Statistical Static Timming Analysis (SSTA) es considerar las variaciones existentes en los
parametros de proceso de los transistores para analizar con mayor exactitud y de forma menos pesimista que un analisis estatico, el retardo de propagacion de un circuito
digital. El metodo de Monte Carlo es uno de los analisis mas utilizado en la industria
para modelar dicho tipo de variaciones [63], sin embargo este requiere un gran tiempo
computacional para obtener resultados precisos [64, 65].

y Electronica
93
3.1. Fundamentos para el Analisis de Tiempos
Se han estudiado diferentes enfoques para generar herramientas de SSTA [9], encontrandose que el metodo mas simple para modelar variaciones en el retardo es definiendo los parametros que lo componen como variables aleatorias con una distribucion
estadstica determinada, siendo la distribucion de retardo resultante una funcion estadstica del mismo tipo. Por otra parte, existen dos aproximaciones para implementar
una herramienta SSTA, dependiendo de como se desea realizar el analisis, estas son:
3.1.2.1.
Analisis Basado en Bloques
Este metodo es realizado dividiendo el circuito en bloques de compuertas segun su

nivel logico. Por ejemplo: Una compuerta cuyos nodos de entrada son todos entradas
principales del circuito tiene un nivel logico de cero, una compuerta cuyos nodos de
entrada son todos nodos principales del circuito o nodos de salida de una compuerta
de nivel logico cero, tiene un nivel logico de uno y as sucesivamente. La propagacion
de la distribucion del retardo se realiza de nivel en nivel, utilizando los operadores
estadsticos MAX y SUM [65,66]. El funcion de distribucion del retardo en determinado
nodo de salida de una compuerta corresponde al maximo obtenido de entre todos sus
nodos de entrada. Para el ejemplo mostrado en la figura 3.2, el retardo en el nodo Ao ,
estara dado por:
Ao = max(Ai + Di o, A j + D j o)
(3.1)
Donde Dio y D jo son los retardos de propagacion de la compuerta mostrada a traves

cada nodo de entrada respectivo y Ai y A j son los retardos de propagacion provenientes
de las compuertas del bloque o nivel logico anterior. La suma de los retardos Ai + Dio y
A j + D jo se realiza aplicando el operador estadstico de suma.
94
Figura 3.2: Propagacion del retardo en el analisis basado en bloques

3.1.2.2.
Analisis Basado en Caminos
En esta alternativa, se busca obtener el valor medio y la varianza del retardo de

cada trayectoria de senal deseada, desde una entrada principal a una salida principal
del circuito. Esto se realiza mediante la suma estadstica de las funciones de densidad
de probabilidad que representan la variacion de retardo de cada compuerta individual en
una determinada trayectoria de senal (ver figura 3.3) [9, 64]. En este caso, se considera
que solo uno de los nodos de entrada de cada compuerta en el camino conmuta a la
vez y los demas se encuentran en el valor logico que sensibiliza la compuerta. Este
analisis debe realizarse solo sobre un conjunto de caminos previamente selecionados
(generalmente los caminos mas lentos o crticos de todo el circuito), de lo contrario el
costo computacional puede ser muy elevado. Por esta razon, debe realizarse un analisis
previo para identificar aquellos caminos a analizar.
Figura 3.3: Propagacion del retardo en el analisis basado en caminos

y Electronica
95
3.2. Fundamentos para la Estimacion de la Correlacion entre Caminos
3.2.
Fundamentos para la Estimacion de la Correlacion

entre Caminos
La correlacion entre caminos de un circuito digital esta determinada principalmente

por la distribucion fsica de las compuertas que componen los caminos considerados en
el layout fabricado del circuito, ya que caminos con compuertas muy cercanas tendran
variaciones altamente correlacionadas y caminos con compuertas lejanas tendran un
bajo grado de correlacion. Uno de los principales puntos a considerar para la obtencion del coeficiente de correlacion entre caminos, es tener en cuenta el impacto de
variaciones de proceso correlacionadas e independientes, as como los diferentes tipos
de correlacion que se presentan en el proceso de manufactura de un circuito digital, a
continuacion se presenta cada una de estas:
3.2.1.
Modelado de la Variabilidad
Como se menciona en el capitulo 1, los dispositivos y las interconexiones presentan variaciones en los parametros de proceso. Para los dispositivos las variaciones de
mayor importancia son las que se presentan en la longitud y ancho de canal, el espesor
del o xido y el voltaje umbral. En cuanto a interconexiones se tienen variaciones en el
espesor, el largo y el ancho de la interconexion, as como en la separacion entre lneas
de metal y el espesor de la capa inter-dielectrica (ILD) [67].
Los parametros de proceso pueden sufrir variaciones significativas con respecto a

su valor nominal debido a imperfecciones en el proceso de manufactura. Segun [67]
estas variaciones en cada parametro pueden ser aproximadas mediante una funcion de
densidad de probabilidad con distribucion normal, quedando determinada por su valor
medio y su desviacion estandar. Matematicamente puede ser expresado como en la Ec.
3.2.
96
P N(P , P )
(3.2)
Donde:
P es el valor medio que toma el parametro.
P es la desviacion estandar del parametro causada por las variaciones de proceso.
Las variaciones espacialmente correlacionadas estan compuestas por variaciones fsicas de los parametros que siguen un comportamiento determinado y pueden ser estimadas analizando la disposicion fsica del layout. Estas variaciones se generan debido
a los efectos de proximidad o ptica y el proceso de pulido mecanico-qumico (CMP) .
Estas variaciones presentan un grado de correlacion especfico entre transistores ubicados en diferentes posiciones del dado. El valor nominal (media) del parametro es dado
por el fabricante de la tecnologa, mientras que del valor de desviacion estandar no se
da informacion alguna, sin embargo, puede ser calculado con base en los modelos de
esquinas o asignando un porcentaje de variacion determinado.
Por otra parte, las variaciones no correlacionadas o independientes son aquellas

que afectan a cada transistor de manera diferente, a pesar de estar ubicado en la misma compuerta. La principal causa de variaciones no correlacionadas son las debidas al
fenomeno conocido como Random Dopant Fluctuation (RDF), que se ocasiona debido
a la distribucion no homogenea del numero y la localizacion del los a tomos dopantes
del transistor [68, 69]. En general, se espera que los transistores presenten un perfil homogeneo en el numero y la ubicacion de los a tomos dopantes, sin embargo, debido a
las variaciones por RDF, el perfil obtenido es hetereogeneo como el de la figura 3.4, lo
cual impacta en el potencial electrico del transistor, lo que se ve reflejado en un cambio
en el voltaje de umbral.

y Electronica
97
Figura 3.4: Efecto Random Dopant Fluctuation [70]
Segun [19], el numero de dopantes en tecnologas nanometricas es de algunos cientos de a tomos. Por lo que, la estructura de dopado es discreta en vez de continua, lo que
afecta las caractersticas propias de los transistores, entre las cuales, la mas afectada es
el voltaje umbral. El efecto en este parametro puede ser modelado utilizando la ecuacion 3.3, en la que el valor de Vth0 hace referencia al porcentaje de variabilidad nominal
asignado al voltaje umbral, (Lmin ,Wmin ) a las dimensiones mnimas para un transistor en
la tecnologa trabajada, y (Le f f ,We f f ) a las dimensiones del transistor analizado.
s
VthR = Vth0
Lmin Wmin
Le f f We f f
(3.3)
De la ecuacion 3.3, se puede observar que la u nica variable de control para disminuir
el impacto de RDF es el area del transistor, ya que al aumentar el area los efectos de
RDF disminuyen. No obstante, transistores mas grandes significa un incremneto en la
cantidad de silicio por dado, as como un considerable aumento del consumo dinamico
de potencia [19].
98
3.2.2.
Modelado de Correlacion
El coeficiente de correlacion es una medida que determina el grado con el cual

dos variables tienden a variar conjuntamente. La correlacion se define como la normalizacion de la covarianza entre las variables respecto al producto de las desviaciones
estandar de las mismas (ecuacion 3.4).
xy =
COV(X, Y)
X Y
(3.4)
En el analisis de circuitos integrados, el concepto de correlacion puede ampliarse

para indicar la presencia de relacion entre los parametros de los transistores y como
varan conjuntamente e stos en diferentes ubicaciones del circuito. Entre los tipos de
correlacion mas estudiados en el campo, se encuentra la correlacion parametrica, la
espacial y la topologica o estructural.
3.2.2.1.
Correlacion Parametrica
A nivel transistor se presenta una dependencia entre los parametros de los transistores que puede ser entendida como un tipo de correlacion parametrica. Este tipo de
correlacion se estudia desde dos enfoques, el primero es un enfoque fsico en el que
uno o varios parametros de los transistores comparten pasos del proceso de fabricacion, por lo que existe una dependencia en sus valores.
Por ejemplo, en la figura 3.5 se presenta el flujo de fabricacion de un inversor

CMOS. En el primer recuadro senalado se hace crecer el o xido de compuerta tanto
para el transistor NMOS como para el PMOS, y en el segundo recuadro se deposita polisilicio altamente dopado con el que se determina el area de la compuerta, es decir que
se especifica la longitud del canal, simultaneamente para ambos transitores. En ambos
casos algun paso del proceso de manufacutra es compartido para los diferentes tipos
de transistores, por lo que es esperarse que exista una correlacion entre los valores de
espesor del o xido (T oxn ,T ox p ) as como en las longitudes de canal (Ln ,L p ) de los transis
y Electronica
99
Figura 3.5: Pasos del Proceso de Fabricacion de un Inversor CMOS.

tores NMOS y PMOS [7].
El segundo enfoque de correlacion parametrica, se basa en la dependencia electrica

existente entre los parametros de los transistores. Por ejemplo, si se analiza la relacion
del espesor del o xido y el voltaje umbral, se podra decir que segun lo anteriormente mencionado estos no presentaran dependencia alguna. No obstante, se conoce que
existe una dependencia marcada entre estos parametros debido al impacto que electricamente tiene el espesor del o xido en el voltaje umbral, ya que un aumento en el espesor ocasiona que la capacitancia de compuerta aumente, siendo necesario un mayor
valor de voltaje umbral para encender el transistor. En [11] se realiza un procedimiento estadstico para determinar puntualmente los porcentajes de correlacion entre los
parametros de los transistores.
100

3.2.2.2.
Correlacion Espacial
La correlacion espacial describe el fenomeno en el que parametros de dispositivos

ubicados proximos uno del otro tienden a tener caractersticas similares. Por lo tanto, la
correlacion espacial, se puede explicar como el grado de correlacion entre los parametros de dos dispositivos que depende de la ubicacion fsica de los mismos en el layout.
A medida que aumenta la separacion entre los parametros el grado de correlacion disminuye ya que sus caractersticas tienden dejar de ser similares. Diferentes metodos
ha sido propuestos para modelar el grado de correlacion espacial entre parametros del
proceso en circuitos integrados, tales como el modelo de rejillas o como el modelo
exponencial.
Modelo de Rejillas
Tambien conocido como modelo Quad-Tree, utiliza diferentes
capas de rejillas para modelar la correlacion espacial, como se muestra en la figura

3.6 [7173]. Este modelo inicia con la suposicion que un circuito en general es una
rejilla el cual se divide en 4 partes, que se dividen en 4 partes a su vez, y as sucesivamente. El numero de capas o niveles del modelo depende de la resolucion deseada, una
gran cantidad de niveles asegura una alta resolucion y por lo tanto una estimacion mas
precisa de la correlacion entre las compuertas, sin embargo este aumento de niveles
impacta directamente en la complejidad del analisis.
Se asume que todas las compuertas en una rejilla de un mismo nivel en particular presentan una correlacion de la unidad en sus parametros. Las variaciones entre
parametros de compuertas en rejillas diferentes se asumen independientes. De esta forma, el grado de correlacion entre dos compuertas queda determinado por el numero
de rejillas que comparten entre s. Para todos los casos se supone que el nivel superior
representa la superficie del circuito.
En la figura 3.6 se presenta un ejemplo para el caso de un camino compuesto por
4 compuertas. La variacion del parametro de un transistor en una rejilla en el nivel
inferior es representada mediante la suma de las variaciones en todas las rejillas que

y Electronica
101
Figura 3.6: Modelo de Rejillas
contienen dicho transistor.
En la ecuacion 3.2.2.2 se muestra como calcular la variabilidad de un parametro P

de cada una de las compuertas del camino. Los coeficientes de correlacion espacial son
obtenidos dependiendo de las rejillas compartidas. Para este caso, la compuerta NOT 1
([2,1]) y la NOT 2 ([2,6]) comparten dos rejillas P1,1 +P0,1 y en cambio la compuerta
NOT 2 y la NOT 4 ([2,16]) solo una P0,1 , por lo que el modelo indica que existe un
mayor valor de correlacion entre la compuerta NOT 1 y la NOT 2 del que existe entre
102

las compuertas NOT 2 y NOT 4 [56].
P(2, 1) = P0 + P2,1 + P1,1 + P0,1
(NOT 1)
(3.5a)
P(2, 6) = P0 + P2,6 + P1,1 + P0,1
(NOT 2)
(3.5b)
P(2, 10) = P0 + P2,10 + P1,3 + P0,1
(NOT 3)
(3.5c)
P(2, 16) = P0 + P2,16 + P1,4 + P0,1
(NOT 4)
(3.5d)
La principal ventaja de este modelado es que permite diferenciar variaciones inter

e intra-die, ya que al nivel superior representa variaciones a traves del dado (superficie
del circuito) y de los niveles 1 en adelante para indicar las variaciones al interior de
los dados, indicando que entre mas numero de niveles compartan dos compuertas un
mayor grado de correlacion espacial presentaran.
Figura 3.7: Inconvenientes Modelo de Rejillas [56]
En cuanto a las desventajas de este modelo se encuentra que desestima el grado

de correlacion entre compuertas cercanas que no comparten el nivel superior, como
se observa en la figura 3.7 las compuertas en las rejillas [2,6] y [2,10] estan ubicadas
proximas entre s, sin embargo debido a la division de niveles del modelo se indica que
solo se encuentran correlacionadas por la capa superior.

y Electronica
103

Modelo Exponencial En [74] se analiza el problema de modelar el grado de correlacion espacial con base en pruebas de correlacion realizadas a un determinado numero
de chips; el grado de correlacion obtenido demuestra una tendencia decreciente con el
aumento de la distancia.
Figura 3.8: Modelo Exponencial [74].

En la figura 3.8 se observa la tendencia del grado de correlacion respecto a la distancia entre dos compuertas RAB . Se pueden diferenciar tres secciones: La primera hace
referencia a las variaciones independientes, ya que aunque se tengan dos compuertas ubicadas muy cerca entre s, los efectos de variables no correlacionadas impactan
de diferente manera a ambas compuertas por lo que siempre su grado de correlacion
sera menor a la unidad (lnea verde).
La segunda seccion toma en cuenta los efectos de variables correlacionadas en ambas compuertas, el cual disminuye con el aumento de la distancia, indicando las variaciones al interior de un mismo dado (curva azul). La tercera seccion de la grafica
presenta un comportamiento constante, lo que hace referencia a que dos compuerta
presentaran un mnimo grado de correlacion obtenido por estar ubicadas en el mismo
104

dado (lnea roja).
El comportamiento de la correlacion queda determinado mediante la expresion 3.6:
(PA , PB ) = exp
R
A,B
CD
(3.6)
Donde:
PA y PA representan el parametro P en las posiciones A y B.
RA,B es la distancia entre las compuertas A y B.
CD es la distancia de correlacion, la cual es una constante que indica a que distancia desde el punto de referencia se puede considerar que el grado de correlacion
es constante.
Figura 3.9: Distancia Entre Compuertas

Por ejemplo, en la figura 3.9 se presentan dos compuertas en las ubicaciones A y
B, la distancia entre estas queda determinada por su ubicacion en el layout y puede ser
calculada utilizando el concepto de distancia euclidiana. Suponiendo que la compuerta
A esta ubicada en la posicion (xi ,yi ) y la compuerta B en la posicion (x j ,y j ),esta puede
ser calculada con la expresion 3.7.
RA,B =
q
(x j xi )2 + (y j yi )2
(3.7)
El modelo espacial de correlacion exponencial permite incluir efectos de variaciones intra e inter-die, asignando un porcentaje determinado al impacto que tiene cada

y Electronica
105

efecto en el grado de correlacion, teniendo en cuenta que para variaciones D2D la distancia de correlacion debe poseer una mayor magnitud que para variaciones WID [56].
WID (PA , PB ) = KWID exp
D2D (PA , PB ) = KD2D exp
RA,B
CDWID
RA,B
CDD2D
(3.8a)
(PA , PB ) = WID (PA , PB ) + D2D (PA , PB )
(3.8b)
(3.8c)
Donde:
(PA , PB ) representa el grado de correlacion total entre los parametros, WID (PA , PB )
representa el aporte intra-die y WID (PA , PB ) el aporte inter-die del parametro en
las posiciones A y B.
KWID y KD2D representan los porcentajes asociados a cada tipo de variacion.
CDWID y CDD2D representan las distancias de correlacion para cada tipo de variacion.
Un concepto clave en el modelo espacial exponencial de correlacion es la magnitud asignada a las constantes de distancia de correlacion WID-D2D. Suponiendo un
porcentaje de variacion del 80 % para variaciones intra-die y un porcentaje del 20 %
para variaciones inter-die, se analizo el comportamiento de la correlacion en funcion
de la distancia entre compuertas para diferentes valores de distancias de correlacion
(CDWID ,CDD2D ). Para el caso WID, se observa en la figura 3.10(a) que el maximo valor obtenido a una distancia cercana a cero es de 0.8 para todos los casos y a partir de
este valor la pendiente con la que decae el grado de correlacion depende del valor de
CD asignado, para este caso se obtiene que la correlacion es mayor con el aumento de
CDWID .
106
(a) Variaciones WID
(b) Variaciones D2D
Figura 3.10: Impacto de la distancia de correlacion para cada tipo de variacion.
En 3.10(b) se muestra el caso inter-die, el cual inicia con un valor de 0.2 por el
porcentaje de variacion asignado. Se presenta el mismo comportamiento que para el
caso WID, con la diferencia que el grado de correlacion disminuye en menor proporcion
(mas lenta), lo que indica que dos compuertas ubicadas en los extremos del dado aun

y Electronica
107

presentaran un mnimo grado de correlacion debido a que se encuentra ubicadas en el
mismo dado.
Correlacion Estructural
Es un tipo de correlacion existente en los circuitos integra-
dos y esta determinada por la estructura topologica del circuito.
Figura 3.11: Circuito con Correlacion Estructural

Este concepto es aplicable solamente cuando se analizan dos caminos conjuntamente, ya que indica la medida en la que ambos caminos comparten compuertas a traves
de la trayectoria logica [75]. En la figura 3.11, se muestran tres caminos a analizar
(P1 ,P2 ,P3 ), los caminos uno y dos comparten las compuertas 2 y 4, y los caminos uno y
tres comparten solamente la compuerta 4, esto impacta directamente en el calculo de la
correlacion entre caminos tal y como se analizara en la siguiente seccion. El principal
inconveniente de la correlacion estructural en la metodologa de deteccion planteada
es que la existencia de esta conlleva a que la parte de los caminos que estan estructuralmente correlacionados no puede ser probada ya que la informacion estadstica es
compartida por ambos caminos.
Como se explicara en detalle mas adelante, un aspecto importante a tener en cuenta

de la correlacion estructural es que las componentes de variacion independientes de
cada compuerta compartida contribuyen a la correlacion entre caminos.
108
3.3.
Modelado Estadstico del Retardo de una Compuerta
La ecuacion 3.9 presenta los componentes generales del retardo pin a pin (T D ) de
una compuerta, el cual es funcion de k parametros tecnologicos (P), el voltaje de polarizacion (Vdd ), la capacitancia de carga (C L ) y el tiempo de subida o bajada de la senal
de entrada (tin ). Generalmente, los u ltimos terminos se asumen constantes y se obtiene
que el retardo es una funcion de los parametros P.
T D = f (P, Vdd , C L , tin )
(3.9)
Si esta funcion es expandida mediante series de Taylor para pequenas variaciones

en los parametros y truncando dicha expresion resultante al primer termino se obtiene
un modelado lineal del retardo.
#
"
#
"
#
T D
T D
T D
+
P1 +
P2 + +
Pk
P1
P2
Pk
"
T D = T D0
T D = T D0 + S P1 P1 + S P2 P2 + + S Pk Pk
(3.10a)
(3.10b)
La expresion anterior puede escribirse en forma compacta y representa el modelado

estadstico lineal de una compuerta ante variaciones en sus parametros.
T D = T D0 +
k
X
S Pm m
(3.11)
m=1
Donde:
T D0 : Retardo Nominal.
S Pm : Sensibilidad del retardo a variaciones en el parametro Pm . Es la razon de
cambio del retardo respecto al parametro y es evaluada en el valor nominal.
Pm : Desviacion estandar del parametro Pm .

y Electronica
109
3.3. Modelado Estadstico del Retardo de una Compuerta
3.3.1.
Modelo Analtico del Retardo
La expresion de retardo mostrada en 3.12 tiene sus bases en el modelado tradicional

del retardo el cual involucra el producto de una resistencia equivalente del transistor y
la capacitancia de carga ( = R C), con la consideracion que la corriente es modelada
con la ley alfa power desarrollada por Sakurai et al. en [76].
TD =
Vdd LT oxC L
ox (Vdd Vth )
(3.12)
Ya que el voltaje de polarizacion y la capacitancia de carga en una compuerta se

asumen constantes, se obtiene que el retardo es funcion de los principales parametros
tecnologicos (ver ecuacion 3.13)
T D = f (L, W, T ox , Vth )
(3.13)
Por lo que esta funcion tambien puede expandirse mediante series de Taylor para
analizar pequenas variaciones en los parametros de interes. Una aproximacion a dicho
procedimiento se presenta en [11] donde se utilizan expresiones que modelan estadsticamente el retardo, determinando su valor medio (Ec. 3.14) y su varianza (Ec.3.16).
"
T D = T D
1 ( + 1)2Vth 2W
1+
+ 2
2 (Vdd Vth )2
W
!#
(3.14)
Cabe senalar que la varianza del retardo de una compuerta esta en funcion de cada
parametro, ya que estos contribuyen e impactan de diferente manera el calculo de la
110

misma, segun los parametros analizados la expresion final esta compuesta por:
2T D ,L
2T D ,W
2T D ,Tox
2T D ,Vth
!2
T ox 2 2
L
W
!2
Cl Vdd
T ox L 2 2
=
W
ox (Vdd Vth )
W
!2 2
L
Cl Vdd
=
2Tox
ox (Vdd Vth )

W
!2
!2
Cl Vdd
LT ox
=
2Vth
ox (Vdd Vth )

W(Vdd Vth )
Cl Vdd
=
ox (Vdd Vth )
(3.15a)
(3.15b)
(3.15c)
(3.15d)
Obteniendose que la varianza del retardo queda determinada por la suma de las
varianzas del aporte de la variacion de cada uno de los parametros:
2T D = 2T D ,L + 2T D ,W + 2T D ,Tox + 2T D ,Vth
3.3.2.
(3.16)
Modelo Lineal del Retardo
El modelo lineal de retardo es una aproximacion teorico-practica utilizada para obtener la descripcion estadstica del retardo de una compuerta. A partir de las expresiones
en 3.10 se pueden obtener metricas que modelen la media y la desviacion estandar del
retardo de una compuerta, con base en valores obtenidos mediante simulacion HSPICE [9].
gate = D0
gate =
k
X
(3.17a)
S m m
(3.17b)
m=1
Retomando la expansion de series de Taylor se tiene que la media del retardo esta
dada por el valor medido en HSPICE, teniendo como referencia el tiempo que demora
la senal de entrada llegar a la salida respecto al punto medio de polarizacion, con los

y Electronica
111
3.3. Modelado Estadstico del Retardo de una Compuerta

valores nominales de los parametros. Por su parte la varianza depende de la variabilidad
de cada parametro a analizar.
La expresion 3.17b indica que el valor de la desviacion estandar del retardo de

una compuerta esta en funcion de la variabilidad asignada a cada parametro y el valor de la sensibilidad del retardo de compuerta ante dicha variacion. Debido a que a
nivel intra-dado se conoce la existencia de dos tipos de variaciones, se debe obtener
la contribucion de cada una por separado, es decir que se debe analizar una varianza
denominada correlacionada y otra varianza denominada independiente.
Varianza Correlacionada
Se entiende por varianza correlacionada la causada por
las variaciones que afectan uniformemente a los parametros de una misma compuerta,
dicha variacion puede suponerse uniforme debido a que los transitores son proximos
entre s y el impacto de la variacion tendera a ser el mismo. La expresion 3.17b aplicada a los parametros bajo analisis permite obtener la expresion 3.18, donde la S hace
referencia al concepto de sensibilidad del retardo y se define como la razon de cambio del retardo respecto a la variabilidad del parametro y P la desviacion estandar del
parametro.
2
2Dcorr = S 2L 2L + S W
2W + S T2 ox 2Tox + S V2 th 2Vth
Varianza Independiente
(3.18)
La varianza independiente o puramente aleatoria es la que
modela los efectos no correlacionados al interior de la compuerta, nuevamente la expresion 3.17b puede ser aplicada para considerar los efectos aleatorios deseados, en
este caso se tiene en cuenta la fluctuacion aleatoria de dopantes (RDF), la cual impacta directamente en el voltaje umbral del transistor, por lo que para cada transistor en
la compuerta se debe analizar por separado para obtener su impacto en el valor final
de la varianza. En este caso, ya que en una compuerta pueden existir transistores con
diferentes tamanos, se debe obtener para cada uno el valor de desviacion estandar que
112

indica los efectos de RDF en el voltaje de umbral aplicando la ecuacion 3.3.
2Dind
S t21
2Vth
1
S t22
2Vth
2
+ +
S t2n
2Vthn
n
X
S t2 2Vtht
(3.19)
t=1
Donde ti indica el transistor de la compuerta. En resumen se tiene que la varianza de

una compuerta queda totalmente definida al tomar en cuenta los efectos correlacionados
y no correlacionados tal y como se muestra en la ecuacion 3.20.
2DT = 2Dcorr + 2Dind
3.4.
(3.20)
Modelado Estadstico del Retardo de Caminos Logicos
Una vez que se obtiene un modelado estadstico, ya sea teorico o teoricopractico

a nivel compuerta, se procede a determinar la distribucion del retardo de un camino
logico desde una entrada primaria a una salida primaria. Una vez determinado el camino
se procede a propagar la varianza desde la entrada a la salida del mismo, para esto se
utiliza el operador estadstico suma (SUM) [53].
Para dos variables aleatorias normales X e Y se obtiene que el valor final de la
suma Z viene dado por la suma de sus valores medios y de sus varianzas de la siguiente
manera:
Z = S U M(X, Y)
(3.21a)
Z = X + Y
(3.21b)
2Z = 2X + 2Y + 2 COV(X, Y)
(3.21c)
De la ecuacion anterior se concluye que si no existe correlacion entre las variables X

e Y el termino de covarianza es cero y la varianza total de Z es la suma de las varianzas

y Electronica
113
3.4. Modelado Estadstico del Retardo de Caminos Logicos

individuales de X e Y.
3.4.1.
Varianza para un Camino Logico
A continuacion se modela la varianza de un camino logico para el caso de una

cadena de dos inversores y luego para una cadena de N inversores:
3.4.1.1.
Analisis en una Cadena de 2 Compuertas
Figura 3.12: Camino Analizado: Cadena de 2 Compuertas
Al aplicar el operador suma a una cadena de dos inversores cuyos retardos fueron
modelados como variables aleatorias gaussianas se obtiene la distribucion del retardo
final del camino, tal como se observa en la figura 3.12. La distribucion del retardo se
representa como D1 para el primer inversor y D2 para el segundo, con un valor dado
por la expresion 3.22.
D1 = D1,0 +
D2 = D2,0 +
k
X
m=1
k
X
S 1,m X1,m
(3.22a)
S 2,m X2,m
(3.22b)
m=1
Donde Di,0 son los valores de retardo medio de cada compuerta en el camino, S i,m
es la sensibilidad del retardo de la compuerta i ante la variacion del parametro m y Xi,m
representa la variacion del parametro m en la compuerta i.
114

Para obtener el valor de la distribucion del retardo al final (DP ) de una cadena de
compuertas, se debe determinar un tiempo de llegada inicial (Ain ) en la entrada primaria
del camino analizado, luego se debe propagar el retardo a cada compuerta en el trayecto
mediante la aplicacion del operador suma hasta la salida primaria del camino.
Generalmente, se asume que el tiempo de llegada inicial puede ser modelado como
una senal constante con un valor medio de cero y una varianza de cero, al aplicar el
operador suma entra la entrada reprensetada por An,in y la distribucion estadstica del
retardo de la compuerta representada por D1 se obtiene que el resultado es el valor
de D1 por las caracteristicas de la senal de entrada especificadas. Por lo que la salida
de la primera compuerta es An,1 =D1 . Luego para la segunda compuerta del camino, al
valor obtenido se le debe adicionar la distribucion del retardo de la segunda compuerta
(G2 ) utilizando el operador suma se obtiene que la distribucion del retardo del camino
mostrado es:
DP = S U M(An,1 , D2 ) = S U M(D1 , D2 )
(3.23a)
P = D1 + D2 = D1,0 + D2,0
(3.23b)
2DP = 2D1 + 2D2 + 2 COV(D1 , D2 )
(3.23c)
Para determinar por completo la distribucion de retardo de un camino se debe obtener el termino de covarianza entre los retardos de las compuertas G1 y G2 , el cual
es obtenido mediante la aplicacion de la ecuacion 3.24, que depende del valor de las
sensibilidades del retardo ante la variacion de los cuatro parametros de interes y la
covarianza entre las variaciones de los mismos en cada compuerta.

y Electronica
115
COV(D1 , D2 ) = S 1,L S 2,L COV(X1,L , X2,L )

+ S 1,W S 2,W COV(X1,W , X2,W )
+ S 1,Tox S 2,Tox COV(X1,Tox , X2,Tox )
(3.24)
+ S 1,Vth S 2,Vth COV(X1,Vth , X2,Vth )

Donde la covarianza entre las variaciones puede ser expresada por la ecuacion 3.25
y es la multiplicacion de las desviaciones estandar de los parametros por el grado de
correlacion espacial i, j entre las compuertas, el cual puede ser calculado utilizando alguno de los modelos descritos en la seccion anterior, el modelo Quad-Tree o el modelo
exponencial de correlacion. Sin embargo, dado que uno de los principales objetivos de
esta tesis es obtener el grado de correlacion entre caminos y el modelo de rejillas lo
desestima se trabaja en esta tesis la aproximacion exponencial.
COV(Xi,m , X j,m ) = i, j i,m j,m
(3.25)
Por ejemplo, para la longitud de canal la expresion de covarianza estara dada por
COV(Xi,L , X j,L ) = i, j i,L j,L . Cabe resaltar que para los analisis realizados en esta tesis
solo se considero que exista un grado de correlacion o de covarianza entre el mismo
parametro en diferentes ubicaciones del dado, lo que significa que la covarianza queda
en funcion del cuadrado de la desviacion estandar del parametro, es decir, la varianza
del mismo.
COV(D1 , D2 ) =
k
X
S 1,m S 2,m 1,m 2,m 1,2
(3.26)
m=1
La covarianza entre compuertas del camino logico bajo analisis compuesto por dos
compuertas inversoras, puede representarse mediante una sumatoria de terminos que
tome en cuenta el producto de sensibilidades, el grado de correlacion espacial y la
variabilidad de los parametros, ecuacion 3.26.
116

3.4.1.2.
Varianza para un Camino de N Compuertas
Una vez ejemplificado el concepto de varianza para un camino de dos compuertas se

procede a extender el concepto estudiado para caminos con un total de N compuertas.
Figura 3.13: Cadena de N Compuertas
2DP
N
X
2Di
+2
i=1
N X
N
X
COV(Di , D j )
(3.27)
i=1 j=i+1
La varianza del retardo de un camino esta compuesta por la suma de varianza de

retardo de cada compuerta (D ) y la suma de covarianza entre compuertas para todas
las combinaciones posibles, su ecuacion general esta defina por la expresion 3.27.
COV(Di , D j ) =
k
X
S i,m S j,m COV(Xi,m , X j,m )
(3.28)
m=1
De acuerdo a lo establecido en el caso de un camino de dos compuertas, la expresion

de covarianza entre compuertas esta dada por la expresion 3.28 y depende de los valores
de sensibilidad de cada parametro y la covarianza entre el mismo parametro pero en
diferente compuerta, donde la covarianza entre parametros del mismo tipo esta definida
por la ecuacion 3.29.
COV(Xi,m , X j,m ) = i, j i,m j,m
(3.29)
La varianza de un camino puede ser expresada en forma compacta analizando en

conjunto las anteriores ecuaciones, representada en la ecuacion 3.30 en la que se considera el numero de compuertas del path N, y el producto del porcentaje de variabilidad
de los parametros del transistor (L ,W ,Tox ,Vth ), la sensibilidad de los parametros

y Electronica
117

(S L ,S W ,S Tox ,S Vth ) y el grado de correlacion espacial () entre las compuertas del path,
que cual se obtiene con el modelo de correlacion espacial exponencial.
2DP =
k
N X
N X
X
S i,m S j,m i, j i,m j,m
(3.30)
i=1 j=1 m=1
3.4.2.
Covarianza entre Caminos
Un concepto al que se le debe prestar especial cuidado es al de covarianza entre

caminos ya que este concepto nos indica como las dos distribuciones del retardo de dos
caminos estan variando conjuntamente, por lo tanto el grado de correlacion entre los
caminos tambien se ve afectado. En la figura 3.14 se presentan dos caminos compuestos por dos inversores cada uno, para obtener la covarianza entre ellos, se debe calcular
la covarianza entre cada combinacion posible de pares de compuertas del camino PA y
el camino PB .
Figura 3.14: Caminos de dos compuertas
Asumiendo que se conoce la distribucion del retardo para cada compuerta representandos por la Ec. 3.31.
118
D1 = D1,0 +
D3 = D3,0 +
k
X
m=1
k
X
S 1,m X1,m
S 3,m X3,m
D2 = D2,0 +
D4 = D4,0 +
k
X
m=1
k
X
S 2,m X2,m
(3.31a)
S 4,m X4,m
(3.31b)
m=1
m=1
Donde Di,0 son los valores medios del retardo de la compuerta i, S i,m representa la
sensibilidad del retardo de la compuerta i ante variaciones del parametro m, y Xi,m la
variacion del parametro m de la compuerta i de cada camino. Se tiene entonces que la
covarianza total entre caminos se calcula obteniendo el valor de covarianza entre todas
las combinaciones de compuertas posibles del camino A respecto al camino B, es decir:
COV(DPA , DPB ) = COV(D1 + D2 , D3 + D4 )

= COV(D1 , D3 ) + COV(D1 , D4 )
(3.32)
+ COV(D2 , D3 ) + COV(D2 , D4 )
Cada covarianza entre compuertas se debe calcular utilizando la expresion 3.28
teniendo en cuenta el valor de la sensibilidad del retardo para cada parametro (L, W,
T ox , Vth ), el porcentaje de variacion asignado a cada uno y el grado de correlacion entre
los parametros para cada combinacion de compuertas.
3.4.2.1.
Covarianza entre Caminos de N Compuertas.
Para caminos con mayores profundidades logicas se debe extender el concepto mostrado en el caso de una cadena de dos inversores. Dado que se debe analizar cada combinacion de compuertas no es necesario que ambos caminos presenten la misma profundidad logica, el numero de compuertas en ambos caminos impactara en el numero
de terminos sumados para obtener el valor de covarianza total.
La covarianza entre caminos esta determinada por la covarianza entre las compuer
y Electronica
119
Figura 3.15: Covarianza Entre caminos de N compuertas

tas de un path (A) respecto a las compuertas del otro path (B), ecuacion 3.33, donde NA
y NB es el numero de compuertas en el camino logico A y B respectivamente.
COV(DPA , DPB ) =
NB
NA X
X
COV(Di,PA , D j,PB )
(3.33)
i=1 j=1
El valor de covarianza entre compuertas de diferentes caminos puede ser calculada utilizando las expresiones 3.28 y 3.29 para obtener la ecuacion 3.34 la cual es una
expresion compacta que modela la covarianza entre caminos, en funcion de las sensibilidades, el grado de correlacion espacial y la variabilidad de los parametros.
COV(DPA , DPB ) =
NA X
NB X
k
X
S i,m S j,m i, j i,m j,m
(3.34)
i=1 j=1 m=1
3.4.2.2.
Impacto de la Correlacion Estructural
Se debe analizar el caso en el que los dos caminos analizados presentan compuertas
compartidas, es decir cuando existe lo que se conoce como correlacion estructural. En
la figura 3.16 se analizan el trayecto A compuesto por las compuertas G1 G2 G3 y el
trayecto B compuesto por las compuertas G4 G3 , dado que ambos trayectos terminan
en la misma compuerta las variaciones de los parametros afectan en igual magnitud a
ambos caminos.
120
Figura 3.16: Dos caminos con correlacion estructural
Para obtener el valor final de covarianza entre caminos se debe obtener en primer lugar las covarianzas entre todas las posibles combinaciones de las compuertas de ambos
caminos lo cual se presenta en la ecuacion 3.35.
COV(DPA , DPB ) = COV(D1 + D2 + D3 , D4 + D3 )

+ COV(D1 , D4 ) + COV(D1 , D3 )
+ COV(D2 , D4 ) + COV(D2 , D3 )
(3.35)
+ COV(D3 , D4 ) + COV(D3 , D3 )
Una vez que se determinan las combinaciones de compuertas se observa que el

u ltimo termino hace referencia a una covarianza entre una variable aleatoria consigo
misma (COV(D2 , D2 )), lo cual por las propiedades de covarianza mencionadas en el
capitulo anterior se convierte en una varianza (2D2 ). Este caso indica que la covarianza
entre caminos aumentara ya que el termino de varianza sumado es mayor de los demas
terminos de covarianza, ya que la separacion entre las compuertas es de cero, lo que se
traduce a un grado de correlacion espacial de la unidad:

y Electronica
121
COV(DPA , DPB ) = COV(D1 + D2 + D3 , D4 + D3 )

+ COV(D1 , D4 ) + COV(D1 , D3 )
+ COV(D2 , D4 ) + COV(D2 , D3 )
(3.36)
+ COV(D3 , D4 ) + 2D3
3.4.3.
Correlacion Entre Caminos
Finalmente, para obtener el grado de correlacion entre caminos se debe determinar

en primer lugar la varianza del retardo de cada camino teniendo en cuenta los terminos
de covarianza entre compuertas para cada camino individualmente y luego determinar
el valor de la covarianza entre los caminos que se obtiene mediante la combinacion de
cada par de compuertas de ambos caminos en cuestion. Con estos datos y aplicando
la ecuacion 3.37 se obtiene lo que se denomina correlacion entre caminos o inter-path
correlation [56].
DPA ,DPB =
122
COV(DPA , DPB )
DPA DP B
(3.37)
3.5.
Conclusiones
Se ha implementado una herramienta estadstica de tiempos bajo el enfoque de

analisis de caminos topologicos. Se consideraron variaciones de proceso en la longitud
de canal, el ancho del canal, el espesor del oxido y el voltaje umbral del transistor.
Tambien se consideraron los efectos de variables espacialmente correlacionadas a nivel
intra-die utilizando un modelo exponencial de correlacion, ademas se consideraron los
efectos de variaciones independientes (RDF) a nivel intra-die. Se realiza el modelado
del valor medio de retardo, de la sensibilidad del retardo a variaciones en los parametros
y el tiempo de transicion a la salida de una compuerta, utilizando la metodologa de
diseno de experimentos, los polinomios obtenidos han sido validados con simulaciones
HSPICE obteniendose un error promedio menor al 1 % para cada compuerta.

y Electronica
123
3.5. Conclusiones
124
Captulo 4
Metodologa Heurstica de Seleccion de
Caminos Logicos
Uno de los principales inconvenientes en la metodologa de deteccion de retardos
pequenos es la correcta seleccion de los caminos que seran utilizados con el fin de predecir el comportamiento de un camino objetivo, ya que existen consideraciones en las
que a pesar de ser caminos proximos y altamente correlacionados la informacion que
aportan al analisis no es de gran utilidad. Es por esto que se hace necesario identificar las principales caractersticas presentes en los trayectos de un circuito digital. Los
circuitos digitales presentan un gran numero de caminos y sera laborioso obtener especficamente un camino deseado que ayudara en la metodologa de deteccion, as que
se buscan estrategias de solucion que permitan obtener una serie de caminos aptos para
la misma sin incrementar la complejidad del analisis.
La aplicacion de metodos heursticos constituye una sugerencia para encontrar la

idea de solucion a un problema planteado. Se busca, mediante abstracciones a diferentes
niveles, encontrar factores que conllevan a la solucion sin tener que realizar un procedimiento riguroso al respecto. Generalmente, el problema se subdivide en un numero
determinado de partes y se analizan por separado el impacto de cada una en la solucion

y Electronica
125
4.1. Analisis Preliminares

final del problema.
Este captulo esta estructurado de la siguiente manera: la seccion 4.1 presenta los
analisis preliminares que se han realizado para determinar el comportamiento de los
trayectos. Con base en los resultados obtenidos se presenta en la seccion 4.2 los metodos heursticos de seleccion, los cuales son probados en caminos seleccionados en la
seccion 4.3. En la seccion 4.4 se presenta la metodologa de seleccion con base en los
heursticos propuestos. Finalmente, en la seccion 4.5 son presentadas las conclusiones
del captulo.
4.1.
Analisis Preliminares
Esta seccion esta compuesta por una serie de analisis que buscan comprobar que
existe una tendencia determinada para las metricas de varianza del retardo de un camino logico, la covarianza entre caminos y la desviacion estandar del error. En el primer caso se analiza el impacto de modificar el porcentaje de variabilidad asignado a los
parametros de los transistores. En el segundo caso se estudian cadenas de inversores
con diferentes profundidades logicas y en el tercero con distintos valores de capacitancia. Despues se analizan caminos con diferentes estructura topologica. Finalmente, se
analiza el impacto de considerar variaciones independientes y el efecto de correlacion
estructural entre caminos de interes.
4.1.1.
Incremento en la Variabilidad en los Parametros
Se analiza las metricas de interes ante el aumento del porcentaje de variabilidad de

los parametros de los transistores para dos casos. El primero consiste en analizar dos
caminos que aumentan su profundidad logica simultaneamente y el segundo en analizar
el impacto de aumentar la profundidad logica de uno de los caminos mientras el otro
presenta un numero constante de compuertas. El esquema general de los caminos a
126
Captulo 4. Metodologa Heurstica de Seleccion de Caminos Logicos

analizar en esta seccion es el mostrado en la figura 4.1.
Figura 4.1: Caminos de Inversores con N Compuertas
4.1.1.1.
Aumento Simultaneo de la Profundidad Logica de los Caminos
El experimento consiste en analizar dos caminos A y B, los cuales aumentan simultaneamente su profundidad logica desde uno hasta veinte inversores; teniendo una
separacion de 20 ul entre compuertas de cada camino y de 20 ul de separacion entre los
dos caminos con las consideraciones del modelo de correlacion espacial mostradas en
la tabla 4.1.
K [ %]
CD [ul]
WID
75
60
D2D
25
1200
Tabla 4.1: Consideraciones en el Modelo de Correlacion Espacial.

Se ha analizado el comportamiento de la varianza del retardo, la covarianza entre caminos y el grado de correlacion entre caminos considerando dos porcentajes de
variabilidad asignados a los parametros (L, W, T ox , Vth ). Para el caso I se supone un
porcentaje de
3P
=10 %
P
y en para el caso II de
3P
=30 %.
P
En la figura 4.3 se observa el comportamiento del producto de las desviaciones

estandar del retardo de los caminos, la covarianza entre caminos y el grado de correlacion de los mismos para un porcentaje de variabilidad del 10 % en los parametros de

y Electronica
127
(a) Caso I (10 %)
(b) Caso II (30 %)
Figura 4.2: Impacto Porcentajes de Variabilidad

los transistores, y en la figura 4.2(b) para un porcentaje de variabilidad del 30 %.
Figura 4.3: Desviacion Estandar del Error: 10 % y 30 %.

128

En ambos casos la tendencia de los tres factores es similar, las tres metricas aumentan con el incremento en la profundidad logica de los caminos, con la diferencia que
las magnitudes para el segundo caso son mayores. En cuanto a la desviacion estandar
del error se observa que presenta una tendencia creciente en ambos casos, y esta relacionada con el porcentaje de variabilidad asignado a los parametros.
4.1.1.2.
Aumento de la Profundidad Logica en el Camino B
En este experimento se ha analizado un camino A compuesto por 20 inversores con

una separacion de 20 ul entre los mismos y otro camino B que incrementa su profundidad logica desde uno hasta 20 inversores con una separacion entre compuertas de 20
ul; teniendo en cuenta las consideraciones del modelo espacial dadas en la tabla 4.1 y
los porcentajes de variabilidad asignados en el analisis anterior (caso I:10 % Y caso II:
30 %).
Figura 4.4: Varianza Camino B
En la figura 4.4 se observa la varianza del camino B con respecto al incremento del
numero de compuertas para ambos casos de variabilidad la curva naranja hace referencia a un porcentaje del 10 % y la violeta al 30 %. De la figura se concluye que existe
una relacion directa entre la magnitud de la varianza y el porcentaje de variabilidad
asignado a los parametros. Este comportamiento puede ser explicado analticamente

y Electronica
129

utilizando la ecuacion de varianza del retardo de un camino, en la que el incremento de compuertas se ve reflejado en el numero total de terminos de la sumatoria y el
porcentaje de variabilidad en la magnitud de la desviacion estandar del parametro de
interes, mostrando que porcentajes de variabilidad mayores conlleva a que los terminos
sumados tengan una mayor magnitud, lo que resulta en un aumento en la varianza final
del camino.
Ya que la covarianza entre compuertas depende directamente de la separacion entre

los caminos, se analizan dos casos primero en el que las compuertas del camino B estan
ubicadas en posiciones cercanas a las del camino A y en segundo lugar en posiciones
lejanas a las compuertas del camino A. Se observa en las figuras 4.5(a) y 4.5(b), que la
tendencia en ambos casos es la esperada, la covarianza tambien aumenta su magnitud
respecto al aumento del numero de compuertas y con el incremento en la variabilidad
de los parametros analizados. Cabe destacar que para el caso en el que las compuertas fueron ubicadas en posiciones lejanas respecto a las compuertas del camino A se
obtienen magnitudes menores de covarianza, lo cual se comprueba con el hecho que a
distancias mayores la magnitud de correlacion espacial disminuye.
(a) Caminos Cercanos
(b) Caminos Lejanos
Figura 4.5: Impacto de la Variabilidad de Parametros en la Covarianza entre Caminos

La desviacion estandar del error esta determinada por la varianza del camino anali130

zado (B) y el grado de correlacion entre los mismos. Utilizando la expresion de correla

cion = cov(x,y)
se obtiene que la desviacion estandar del error puede ser representada
x y
por la varianza del camino B y la relacion del cuadrado de la covarianza entre los caminos y la varianza del otro camino (A).
(a) Terminos e
(b) Desviacion Estandar del Error
Figura 4.6: Impacto de la Variabilidad de Parametros en la Desviacion Estandar del

Error, Caminos Cercanos.
En la figura 4.6(a) se presentan los componentes de la desviacion estandar del error
y en la figura 4.6(b) se muestra el comportamiento de la desviacion estandar del error
para ambos porcentajes de variabilidad para una pequena distancia de separacion entre las compuertas de los caminos; se observa en las figuras que existe una tendencia
marcada de la desviacion estandar del error es cuadratica con respecto al aumento en el

y Electronica
131

numero de compuertas del camino B.
Para el caso en el que existe una mayor separacion entre las compuertas de los
caminos analizados se obtiene el comportamiento mostrado en la figuras 4.7(a) para
los terminos componentes de la desviacion estandar del error y en la figura 4.7(b) para
la desviacion estandar del error. Se observa que existe una diferencia marcada con
respecto al caso de compuertas cercanas, lo que indica que se debe prestar especial
atencion a la distancia de separacion entre las compuertas de los caminos bajo analisis.
(a) Terminos Componentes e
Figura 4.7: Impacto de la Variabilidad de Parametros en la Desviacion Estandar del

Error, Caminos Lejanos.
132
4.1.2.
Analisis de la Profundidad Logica
En este caso se analizan tres caminos con diferentes profundidades logicas. Se busca
comprobar que el comportamiento de la varianza del camino analizado, la covarianza
entre caminos y la desviacion estandar del error presenta la misma tendencia.
Caso
Uno
Dos
T res
N Compuertas Camino A
11
15
20
N Compuertas Camino B
1, 2, 3 11
1, 2, 3 15
1, 2, 3 20
Tabla 4.2: Profundidad Logica Caminos Bajo Analisis
Se definieron tres conjuntos de caminos, el primer conjunto esta conformado por un

camino A de 11 compuertas y un camino B que aumenta su profundidad logica hasta
igualar el numero de compuertas del camino A, el segundo conjunto se diferencia por
que se analizan 15 compuertas y el tercer conjunto por que se analizan 20 compuertas,
los tres casos son mostrados en la tabla 4.2.
Para analizar el impacto de la separacion entre caminos se analizan cinco casos de

distancia entre compuertas, se inicia con una distancia de separacion de 3 ul hasta una
distancia de seperacion entre los caminos de 120 ul, la distancia asignada para cada
caso se presenta en la tabla 4.3; Adicionalmente se considera para este analisis como
constantes del modelo de correlacion espacial las mostradas en la tabla 4.1.
Caso
A
B
C
D
E
RS [ul]
3
30
60
90
120
Tabla 4.3: Casos de Distancia de Separacion Entre Caminos.

y Electronica
133

4.1.2.1.
Varianza del Camino
La varianza final del camino B en cada uno de los casos queda determinada por el
numero total de compuertas que componen el mismo, para los tres caminos bajo analisis
se presenta un incremento en el valor de varianza con respecto a la profundidad logica,
el caso que presenta menor varianza es el mostrado en la figura 4.8(a) (11 Compuertas)
y el mayor valor para la figura 4.8(c) con 20 compuertas.
(a) Profundidad Uno
(b) Profundidad Dos
(c) Profundidad Tres
Figura 4.8: Varianza del Camino B Para Caminos con Diferentes Profundidades
Logicas
4.1.2.2.
Covarianza Entre Caminos
Se obtiene que la covarianza entre caminos para cada uno de los casos analizados
presenta un comportamiento creciente con el numero de compuertas del camino B y
disminuye con el aumento en la distancia de separacion entre las compuertas de los
134

caminos analizados. En la figura 4.9(a) se presenta el comportamiento para el camino
1, la figura 4.9(b) para el camino 2 y la figura 4.9(c) el camino 3.
(a) Camino Uno
(b) Camino Dos
(c) Camino Tres
Figura 4.9: Covarianza entre el Camino A y el Camino B en Funcion de la Profundidad Logica para los Tres Conjuntos de caminos bajo analisis
4.1.2.3.
Desviacion Estandar de Error
Para los tres casos de profundidad trabajados se obtiene un comportamiento similar

en la desviacion estandar del error como se presenta en la figura 4.10. Estos analisis
comprueban los resultados de la seccion anterior indicando que existen dos comportamientos definidos para la desviacion estandar del error y que son dependientes de la
distancia de separacion entre los caminos.

y Electronica
135
(a) Camino Uno
(b) Camino Dos
(c) Camino Tres
Figura 4.10: Desviacion Estandar del Error Para Caminos con Diferentes Profundidades Logicas
La primera region observable se obtiene para caminos con compuertas ubicadas
muy cercanas entre s, y muestra un comportamiento aproximadamente parabolico con
el numero de compuertas del camino B (curva negra), y la segunda region definida para
caminos alejados, en la que la desviacion estandar del error aumenta monotonicamente
con el numero de compuertas del camino B (casos B-E).
4.1.3.
Analisis de Capacitancia Promedio del Camino
Para determinar el efecto de la capacitancia en las metricas analizadas se realizaron

dos analisis. El primero se enfoco a dos caminos con profundidad logica constante
de 20 inversores cada uno con una separacion de 20 ul y el segundo para un camino
con un numero constante de compuertas en relacion con un camino que incrementa
136

su profundidad logica hasta igualar la del camino de referencia. Para ambos casos se
utilizan las consideraciones de separacion entre compuertas de la tabla 4.3 y del modelo
espacial de correlacion de la tabla 4.1.
4.1.3.1.
Caminos con Similar Profundidad Logica
Para este experimento se analizan dos caminos A y B con igual numero de compuertas fijado a 20 inversores. La capacitancia interna de los nodos del camino A es fijada
a 3.34 fF mientras que la del camino B se modifico entre 2 y 14 fF. En la figura 4.11(a)
se presenta el comportamiento de la varianza ante el aumento en la capacitancia interna
del camino B, se observa que al aumentar la capacitancia promedio se incrementa la
magnitud de la varianza.
(a) Varianza del Camino Predictivo
(b) Covarianza Entre Caminos
(c) Componentes Desviacion Estandar del

Error
(d) Varianza del Error
Figura 4.11: Analisis de Caminos con Similar Profundidad Logica

y Electronica
137

La covarianza presenta un comportamiento similar tal y como se observa en 4.11(b)
indicando que la covarianza tambien presenta una fuerte dependencia con la capacitancia interna de los nodos en el camino.
En la figura 4.11(c) se muestra el comportamiento de los componentes de la expresion del error, los cuales aumentan con el incremento en el valor de la capacitancia
promedio de los nodos del camino predictivo indicando una directa dependencia de la
varianza del error con la capacitancia promedio, tal y como se observa en 4.11(d), el
caso A (curva negra) presenta los menores valores de desviacion ya que es un camino
muy cercano al camino A con capacitancias de nodo bajas.
4.1.3.2.
Aumento de la Profundidad Logica Camino B
Se propone analizar el comportamiento de la varianza del camino B, la covarianza

entre caminos y la desviacion estandar del error en funcion del aumento en la profundidad logica del camino B para diferentes valores de capacitancia promedio en dicho
camino. Los valores de capacitancia analizados se presentan en la tabla 4.4, los cuales
han sido definidos con base en las capacitancias internas de los nodos de interconexion.
Caso
CI
C II
C III
C IV
C Pro [ f F]
2
6
12
16
Tabla 4.4: Valores Capacitancia Promedio
Varianza Camino B En la figura 4.12 se muestra el comportamiento de la varianza

del camino B con respecto al incremento en la profundidad logica para los cuatro casos
de capacitancia promedio, de esta se puede determinar que caminos con capacitancia
de carga altas conlleva a obtener valores de varianza mayores. Lo cual se debe a que en
el modelado de la varianza los valores de sensibilidad dependen de la capacitancia aso138

ciada al nodo, al tener nodos altamente cargados estos valores aumentaran impactando
en el resultado final de varianza.
Figura 4.12: Varianza Camino B
Covarianza Entre Caminos
En cuanto a la covarianza entre caminos, la figura 4.13
presenta los cuatro casos de capacitancia promedio trabajados junto con los de distancia
de separacion entre caminos.
(a) CASO C I
(b) CASO C II
Figura 4.13: Covarianza Entre Caminos para las Capacitancias I - II

Se puede concluir que para capacitancias promedio bajas el valor de covarianza
entre caminos es menor e incrementa su valor con el aumento en la capacitancia de los
nodos, es decir con el aumento de la capacitancia promedio del camino.

y Electronica
139
(a) CASO C III
(b) CASO C IV
Figura 4.14: Covarianza Entre Caminos para las Capacitancias III - IV

Desviacion Estandar del Error La desviacion estandar del error queda determinada por los terminos del error, varianza del camino B y la relacion del cuadrado de la
covarianza entre caminos y la varianza del camino A.
(a) CASO C I
(c) CASO C III
(b) CASO C II
(d) CASO C IV
Figura 4.15: Desviacion Estandar del Error

140

El impacto de la capacitancia promedio en el analisis se muestra en la figura 4.15
donde el comportamiento de e se mantiene para los cuatro casos de capacitancia pero
con la diferencia que la magnitud final es mayor para capacitancias altas.
4.1.4.
Analisis de Caminos con Diferentes Tipos de Compuertas
En esta seccion se realizan los analisis de profundidad logica para el camino objetivo mostrado en la figura 4.16, el cual esta compuesto por un total de 11 compuertas de
diferentes tipos.
Figura 4.16: Camino A (Objetivo)

Como camino predictivo se analizaron tres casos, el primero de ellos es utilizar una
cadena de inversores, el segundo el mismo camino objetivo pero desplazado una distancia determinada y finalmente un camino predictivo con diferentes tipos de compuertas,
los cuales se resumen en la tabla 4.5. Con las consideraciones para el modelo de correlacion espacial de la tabla 4.6
Camino A
Ob jetivo
Camino Predictivo B
Cadena Inversores
Igual Estructura Topologica
Diferente Estructura Topologica
Tabla 4.5: Caminos Predictivos Analizados

Para cada analisis cada camino predictivo fue aumentando su profundidad logica
hasta igualar el numero de compuertas del camino objetivo, se analizaron diferentes
distancias de separacion entre los caminos para los casos mostrados en la tabla 4.3
identificando as el comportamiento de la covarianza entre caminos y la desviacion
estandar del error.

y Electronica
141
K [ %]
CD [ul]
WID
75
60
D2D
25
1200
Tabla 4.6: Consideraciones Modelo de Correlacion

4.1.4.1.
Camino Predictivo: Cadena de Inversores
Se analiza el caso en el que una cadena de inversores es utilizada como camino

predictivo para el camino objetivo bajo analisis.
Figura 4.17: Analisis de la Varianza Camino Predictivo Uno y la Covarianza entre

Caminos
En la figura 4.17(a) se presenta el comportamiento de la varianza del camino predictivo con el aumento de su profundidad logica, se observa la tendencia hasta ahora
observada para la varianza de un camino en funcion del numero de compuertas que lo
componen; en la figura 4.17(b) se muestra el comportamiento de la covarianza entre los
caminos bajo analisis el cual disminuye con respecto al aumento en la distancia entre
los mismos y aumenta con el numero de compuertas consideradas en el camino.
Utilizar la cadena de inversores como camino predictivo conlleva a obtener que el

comportamiento hasta ahora analizado de la desviacion estandar del error se mantiene
a pesar de ser dos caminos totalmente diferentes. En la figura 4.18(a) se presentan los
terminos que componen la ecuacion de la desviacion estandar del error y en la figura
142
(a) Componentes Desviacion Estandar del

Error
Figura 4.18: Analisis Desviacion Estandar del Error Utilizando el Camino Predictivo 1
4.18(b) el comportamiento de la desviacion estandar del error, ambos en funcion de la
profundidad logica y la distancia entre caminos.
4.1.4.2.
Camino Predictivo: Similar Estructura Topologica
Se procedio a analizar el comportamiento de la desviacion estandar del error para

un camino similar al camino objetivo para la misma capacitancia promedio y diferente
profundidad logica hasta igualar el camino objetivo uno.
Figura 4.19: Analisis de la Varianza Camino Predictivo Uno y la Covarianza entre

Caminos
En las figuras 4.19(a) y 4.19(b) se presenta el comportamiento de la varianza del

y Electronica
143

camino y la covarianza entre caminos para cada una de los casos de separacion entre
caminos, donde nuevamente el comportamiento estudiado para estos factores permanece. En las figuras 4.20(a) y 4.20(b) se presenta el comportamiento de los componentes
de la expresion de desviacion estandar del error y el comportamiento de la misma para
caminos similares con diferentes distancias de separacion.
(a) Componentes Desviacion Estandar del

Error
Figura 4.20: Analisis Desviacion Estandar del Error Camino con Similar Estructura
Topologica
4.1.4.3.
Camino Predictivo: Diferente Estructura Topologica
Se analiza el camino objetivo respecto a un camino con estructura topologica completamente diferente, es decir con otros tipos de compuertas. En este caso el camino
utilizado es el mostrado en la figura 4.21 el cual tiene el mismo numero de compuertas
que el camino objetivo.
Figura 4.21: Camino Predictivo Uno

Para este analisis la varianza del camino predictivo se muestra en la figura 4.22(a)
y la covarianza en la figura 4.22(b), ambas figuras mantienen el comportamiento hasta
144

ahora observado en los caminos analizados. En cuanto a la desviacion estandar del error
se obtiene que el comportamiento establecido es coherente con los resultados anteriores; la figura 4.22(c) muestra los terminos que componen la ecuacion de la desviacion
estandar del error y en la figura 4.22(d) para los diferentes casos de desviacion estandar
del error, ambos en funcion de la profundidad logica y la distancia entre caminos.
(c) Componentes Varianza del Error
(d) Varianza del Error
Figura 4.22: Analisis Para un Camino con Diferente Estructura Topologica
Los analisis realizados comprueban el comportamiento de las metricas planteadas,

indicando que la varianza del camino denominado predictivo es mayor para profundidades logicas altas, esto tambien presenta un impacto en la covarianza ya que indica
tambien que existiran mas compuertas que varan conjuntamente en los caminos analizados. Para el analisis del error se determina que existen dos regiones de interes que
estan diferenciadas por la separacion entre las compuertas de los caminos.

y Electronica
145
4.1.5.
Analisis del Impacto de las Variaciones Independientes
Para cuantificar apropiadamente el grado de correlacion entre caminos se debe analizar el impacto de las variaciones independientes en conjunto con las correlacionadas,
ya que las primeras no presentan dependencia alguna entre las compuertas de los caminos analizados. Para el analisis de la variacion correlacionada se utilizan las constantes
referentes al modelo espacial de correlacion mostrada en la tabla 4.3 y se asigna un
P
porcentaje de variabilidad en los parametros, como por ejemplo 10 % ( 3
).
P
s
VthR = Vth0
Lmin Wmin
Lgate Wgate
(4.1)
Para los efectos de variaciones independientes se utiliza la ecuacion 4.1 que modela
la variabilidad del voltaje umbral debida al fenomeno de RDF, la cual depende del
porcentaje de variabilidad inicial asignado al voltaje umbral y a la relacion del a rea
mnima dada por la tecnologa y el a rea de la compuerta estudiada. Para la tecnologa
TSMC 0.18 m se tiene que la longitud mnima del canal es de 180 nm y que el ancho
mnimo permitido es de 220 nm.
L [nm]
W [nm]
NMOS
180
450
PMOS
180
990
Tabla 4.7: Dimensiones de los Transistores Componentes del Inversor CMOS.
Las dimensiones del inversor se muestran en la tabla 4.7 y aplicando la ecuacion 4.1
se obtiene que el voltaje umbral del transistor NMOS presenta una desviacion estandar
(VthR ) por efectos de RDF de 25.828 mV y el transistor PMOS de 18.023 mV.
La varianza debido a los parametros correlacionados del camino predictivo aumenta con respecto al numero de compuertas, tal y como se observa en la figura 4.23(a),
as mismo sucede con la componente de la varianza debida a componentes independientes, sin embargo la magnitud de esta es menor respecto al aporte de varianza con
parametros espacialmente correlacionados, figura 4.23(b).
146
(a) Varianza Correlacionada
(c) Porcentaje Varianza Correlacionada
(b) Varianza Independiente
(d) Porcentaje Varianza Independiente
Figura 4.23: Analisis Impacto de Ambos Tipos de Variaciones en la Varianza Total

de un Camino
El aporte general de la varianza independiente en relacion con valor total de varianza de un camino disminuye con al aumento del numero de compuertas del mismo, tal
y como se observa en 4.23(d) donde el porcentaje que representa la varianza independiente de la total disminuye desde el 3 % hasta aproximadamente 0.5 % para caminos
con profundidades logicas altas. Por el contrario el aporte de las variaciones correlacionadas con respecto a la total aumenta con el incremento en la profundidad logica.
Una vez determinado el aporte a la varianza total del camino para cada tipo de
variacion se obtuvieron las graficas de las metricas de interes para los casos de separacion utilizados hasta el momento. En la figura 4.24(a) se presenta la varianza total para
el camino predictivo y en la figura 4.24(b) el valor de covarianza entre caminos para

y Electronica
147

diferentes distancias de separacion entre caminos (casos A-E).
(a) Varianza Total
(c) Componentes Desviacion Estandar

del Error
(d) Desviacion Estandar del Error
Figura 4.24: Comportamiento General Analizando Variaciones Independientes

Por otra parte, en la figura 4.25 se presenta el comportamiento de la varianza del
camino predictivo para variaciones correlacionadas (caso I) y variaciones correlacionadas mas independientes (caso II). Se observa que al considerar ambos tipos de variacion la magnitud de la varianza del camino aumenta con el incremento del numero de
compuertas del camino. El valor de covarianza no se ve afectado por las variaciones
independientes ya que no presentan ningun tipo de correlacion, por lo que se obtienen
los mismo valores para ambos casos.
Ya que los efectos de las variaciones independientes se ven directamente reflejados

en la magnitud de la varianza total de un camino se concluye que afectan la metodologa
de deteccion de pequenos retardos debido a que aumentan la varianza de un camino
pero no impacta en el valor de correlacion. En la figura 4.26 se presenta el caso en el que
148
Figura 4.25: Impacto Variaciones Independientes: Varianza del Camino Predictivo.

Donde
se consideran ambos tipos de variaciones para dos casos de separacion entre caminos de
la tabla 4.3; el primero para caminos con compuertas proximas (Caso A) y el segundo
para caminos con compuertas alejadas (Caso D), se observa que la tendencia de ambas
regiones se mantiene con la diferencia que al considerar variaciones independientes el
valor de la desviacion estandar del error aumenta.
(a) Caso A: Componentes e
(b) Caso D: Componentes e
Figura 4.26: Impacto Variaciones Independientes: Componentes Desviacion

Estandar del Error
Para ambos tipos de variaciones se tiene que el comportamiento obtenido es similar, sin embargo se observan ambos casos de separacion entre compuertas de los
caminos analizados que la magnitud para el caso en que se consideran las variaciones

y Electronica
149

independientes aumenta. Esto puede ser observado en la figura 4.26(a) donde el valor
de varianza del camino predictivo aumenta y el segundo termino de la expresion (
2A,B
2A
disminuye debido al valor agregado de varianza independiente del camino objetivo.
(a) Caso A: e Caminos Cercanos
(b) Caso D: e Caminos Lejanos
Figura 4.27: Impacto Variaciones Independientes: Desviacion Estandar del Error
4.1.5.1.
Impacto de Caminos con mayor Profundidad Logica que el Camino Objetivo
Se analiza el comportamiento de la desviacion estandar del error al tener caminos

predictivos con mayores profundidades logicas que el camino objetivo. Para este experimento se utiliza un camino objetivo constante compuesto por una cadena de 20 inversores con una distancia de separacion de 20 ul entre compuertas, y caminos predictivos
a los que se cambio su profundidad logica desde una compuerta hasta 30 compuertas
inversoras separadas entre si 20 ul. Se fija una distancia de separacion entre caminos
de 3 ul y se utilizan las constantes del modelo de correlacion de la tabla 4.1. Se define
como caso I al analisis considerando solo variaciones correlacionadas y caso II para
referirse al analisis de variables correlacionadas e independientes.
En la figura 4.28 se presentan los resultados obtenidos para la varianza del camino predictivo, la covarianza entre caminos, los terminos de la desviacion estandar
del error y la desviacion estandar del error cuando se tienen caminos candidatos con
150
(a) Varianza Camino
(c) Terminos e
(d) Desviacion Estandar del Error
Figura 4.28: Impacto Camino Candidato con Mayor PL
mayores profundidades logicas que el objetivo; se observa que existe un aumento en el

valor de esta metrica, ya que al sobrepasar la profundidad logica del camino objetivo el
camino predictivo aumenta considerablemente el valor de su varianza y mientras que
la covarianza entre caminos disminuye debido al aumento distancia entre las posibles
combinaciones de las compuertas, esto se puede apreciar en la figura 4.28(c). En cuanto a la desviacion estandar del error se obtiene que una vez sobrepasado el numero de
compuertas del camino objetivo la desviacion estandar del error aumenta.
Cabe resaltar que una de las principales consideraciones hasta ahora analizadas es
que la varianza del camino predictivo tiene que ser la menor posible para que el camino
analizado sea considerado en los heursticos, por lo que si existe el caso en el que
se tengan caminos candidatos que excedan la profundidad logica del camino objetivo,
estos caminos seran descartados por no cumplir lo anteriormente planteado.

y Electronica
151
4.1.6.
Para mostrar el efecto de la correlacion estructural en la magnitud del grado de

correlacion entre caminos, se determina un aporte intra e inter-die de 75-25, con distancias de correlacion intra-die de CDWID =100 ul e inter-die de CDD2D =2000 ul. Para
el experimento se proponen cuatro casos a analizar, listados en la tabla 4.8.
Figura 4.29: Caminos para Analizar Efecto de Correlacion Estructural
El analisis inicia considerando dos caminos cercanos e independientes (Caso I),

luego en el caso II la primera compuerta de los caminos es compartida indicando un
grado de correlacion estructural de 0.25 (Bajo). Para el caso III dos compuertas son las
que se comparten por los caminos, es decir, un grado de correlacion estructural de 0.5.
Para el caso IV con correlacion estructural alta en el que tres compuertas son comunes
a ambos caminos.
Caso
I
II
III
IV
Compuertas Compartidas
0
1
2
3
Nula
Baja
Media
Alta
Tabla 4.8: Casos Analizados de Correlacion Estructural

152

Para cada caso se ha calculado el grado de correlacion que presentan los caminos bajo analisis, considerando en primer lugar las variaciones correlacionadas y luego
considerando en conjunto las variaciones correlacionadas e independientes (RDF). En
la tabla 4.9 se presentan los resultados obtenidos, se observa que a medida que se incrementa el numero de compuertas compartidas, el grado de correlacion aumenta para
ambas consideraciones de variacion en los parametros.
La columna denominada error pretende denotar el impacto que tiene en la correlacion incluir los efectos de variaciones independientes, esta diferencia disminuye con el
aumento de la correlacion estructural dado que las variaciones independiente afectan en
igual proporcion a las compuertas compartidas. Por ejemplo, en el caso IV se observa
que el grado de correlacion entre caminos practicamente no cambia su valor, esto sucede ya que los efectos aleatorios estan siendo contabilizados para cada camino y solo los
diferencia la ultima compuerta de los mismos, indicando que si todas las compuertas
de los caminos son compartidas, el grado de correlacion entre caminos sera la unidad.
En la figura 4.30(a) se presenta el impacto de la correlacion estructural en la desviacion estandar del error para los cuatro casos bajo analisis, se observa que para el cuarto
caso esta metrica presenta un menor valor dado que es el caso en el que se registra un
mayor valor de correlacion entre caminos. Al considerar las variaciones independientes
se obtiene en la figura 4.30(b), que existe una comportamiento similar, con la diferencia
que las variaciones independientes hacen que la varianza total aumente, incrementando
la magnitud de la desviacion estandar del error.
Caso
I
II
III
IV
(No-RDF)
0.9273
0.9360
0.9518
0.9970
(RDF)
0.8822
0.8966
0.9186
0.9934
Error [ %]
4.8636
4.2094
3.4881
0.3611
Tabla 4.9: Correlacion entre Caminos para cada caso de Correlacion Estructural.

y Electronica
153
4.2. Metodos Heursticos Propuestos
(a) Variaciones Correlacionadas
(b) Variaciones Correlacionadas e Independientes
Figura 4.30: Impacto de la Correlacion Estructural en la Desviacion Estandar del

Error.
4.2.
Metodos Heursticos Propuestos
Los analisis preliminares permiten reunir las caractersticas que un camino debe
poseer para obtener un grado de correlacion alto y por lo tanto que sea un camino ideal
para aplicar la metodologa de deteccion de retardos pequenos. Entre las caractersticas
que un camino debe poseer para ser considerado, se tiene la distancia de separacion
entre el camino a seleccionar y el camino denominado objetivo, si presenta algun grado de correlacion estructural, el numero de compuertas, la capacitancia interna de sus
nodos y la distancia entre compuertas son la base de la metodos heursticos propuestos y son basados en los resultados experimentales expuestos en la seccion anterior. A
continuacion, se presenta cada heurstico desarrollado para cada uno de estos puntos:
4.2.1.
H-Spatial
El primer heurstico hace referencia a la separacion entre los caminos analizados,

se le ha denominado de esta manera por sus siglas en ingles H-AIPD (Average InterPath Distance). En primer lugar se desarrollo una metrica que permitiera determinar
en promedio cual es la distancia entre dos compuertas de diferentes caminos, para esto
154

se utiliza el concepto de distancia euclidiana aplicado en el modelo de correlacion
espacial denotado por (Ri, j ); el cual se aplica a cada combinacion de dos compuertas
entre el camino objetivo y el camino bajo analisis.
Ri, j =
q
(x j xi )2 + (y j yi )2
(4.2)
Para determinar el promedio todas las distancias calculadas de las posibles combinaciones se normaliza al producto del numero de compuertas de cada camino obteniendose la figura de merito indicada en la ecuacion 4.3.
NPC
NPO X
X
AIPD =
Ri, j
i=1 j=1
NPO NPC
(4.3)
Con base en las figuras de desviacion estandar del error obtenidas en los analisis preliminares se hace necesario determinar un valor de distancia umbral respecto al
camino objetivo donde el comportamiento de esta metrica cambia y que permita seleccionar caminos a ser considerados cercanos o lejanos, es decir que se impone la primera
condicion de la metodologa heurstica, Ec. 4.4.
AIPD < AIPDU
(4.4)
Donde AIPDU es la distancia promedio a la cual el comportamiento de la varianza

del error cambia, ya que al variar la distancia entre los caminos se obtiene un comportamiento parabolico hasta un determinado punto (AIPDU ) y luego el comportamiento
cambia a ser monotonicamente creciente, permitiendo seleccionar diferentes tipos de
caminos segun la distancia proxima con respecto al camino objetivo. Luego se procede
a organizar los caminos que cumplen y los que no cumplen la condicion en dos rangos
especificados como Rank1 y Rank2 respectivamente.

y Electronica
155
4.2.2.
H-Structural
Para determinar este heurstico se presenta el concepto de correlacion estructural

( st ), es una normalizacion del numero de compuertas compartidas (Shared Gates, SG)
con respecto al numero total de compuertas del camino objetivo:
st =
SG
NPO
(4.5)
El rango de valores que esta metrica puede tomar esta entre cero y uno, indicando
con el valor de cero que no existe correlacion estructural y uno o cercano a uno que un
gran numero de compuertas son compartidas. En la figura 4.31 se determinan 3 regiones
de analisis dependiendo del grado de correlacion. Cada region queda delimitada por
valores que el usuario considere las mejores para el analisis en cuestion, mediante la
modificacion de las variables lst y hst , las cuales indican hasta que valor se considera
correlacion estructural baja y desde que valor se considera que es alta.
Figura 4.31: Rangos Correlacion Estructural
Definicion 6. Region LSC (Low Structural Correlation): Esta region incluira a los
caminos que tengan un grado de correlacion estructural bajo, si se cumple que el st
es menor a un valor predeterminado lst , aquellos que cumplan con esta condicion se
156

organizan en una variable de control denominada Rank3L.
LS C : st < lst
(4.6)
Definicion 7. Region MSC (Medium Structural Correlation): Esta region incluira los
caminos que tienen un grado de correlacion medio, es decir entre los margenes inferior
y superior, en este caso los que cumplen la condicion se organizan desde el menor al
mayor valor en una variable determinada Rank3M.
MS C : lst < st < hst
(4.7)
Definicion 8. Region HSC (High Structural Correlation): Esta region incluira a los
caminos que posean un valor de correlacion estructural alto, mayor a un valor predeterminado hst , los cuales son organizados en la variable Rank3H.
HS C : st > hst
(4.8)
Por medio del analisis de grado de correlacion estructural, se estudia el numero de

compuertas compartidas con el camino objetivo para determinar si el camino candidato
es seleccionado o descartado, es decir, se toma en cuenta la correlacion estructural entre
caminos. Esto es analizado con base en los resultados obtenidos de analizar diferentes
grados de correlacion estructural en la anterior seccion; en la tabla 4.9 se comprueba
que el aumento de correlacion estructural conlleva a obtener caminos altamente correlacionados, sin embargo esto afecta la metodologa desde el punto de vista que no es
posible tener un analisis completo del camino objetivo, indicando que se deben tener
caminos con la menor correlacion estructural posible.
4.2.2.1.
h-Segment
Este heurstico es implementado en la fase en la que el grado de correlacion estructural parcial es medio. Si no llegasen a existir caminos en la region de correlacion
estructural baja se procede a analizar aquellos caminos organizados en la region media

y Electronica
157

(Rank3M). En este caso el primer camino candidato del rango analizado es seleccionado directamente y con base en este se procede segmentar el camino objetivo respecto a
las compuertas compartidas.
Definicion 9. S OP1 : Es un sub-camino (sub-path) compuesto por las compuertas que

son compartidas por el camino objetivo y el primer camino candidato del rango Rank3M.
Definicion 10. S OP2 : Es un sub-camino compuesto por las compuertas que no estan
compartidas por los trayectos mencionados.
Posteriormente, con la informacion del camino S OP1 se procede a deteminar con los
metodos heursticos planteados, otro camino con correlacion estructural baja, el cual
sera utilizado para analizar la seccion compartida respecto al primer camino candidato
seleccionado.
4.2.3.
H-Variance
La varianza del error esta determinada por dos componentes principalmente, la varianza del camino con el que se realizara la prediccion y el grado de correlacion entre
los caminos, el cual es un indicador directo de la covarianza entre los caminos bajo
analisis. A partir de los analisis realizados en la seccion anterior se observa que para
obtener el menor valor posible de varianza de error se deben analizar los componentes
de la ecuacion de varianza por separado, ya que cada factor tiene un impacto diferente
en el valor final de varianza. Este heurstico se propone para tomar en cuenta las caractersticas de un camino que presenta un valor de varianza determinado que disminuya
el valor de varianza de error.
2B =
NB X
NB
X
i=1 j=1
158
S i S j i j i, j
(4.9)

4.2.3.1.
h-Depth
En este heurstico se toma en cuenta el numero de compuertas del camino analizado, ya que como se observa en la ecuacion 4.9 al aumentar la profundidad logica se
incrementan el numero de terminos en la expresion de varianza aumentando el valor de
la misma.
Por otra parte, analizando la expresion de la varianza del error y observando la figura
4.10(a) se obtiene que en primer lugar se debe determinar la zona espacial dentro de la
cual se realizara el analisis ya que esta impacta directamente en el comportamiento de
la varianza del error.
Si se esta trabajando en la zona inicial hasta antes de la denominada distancia
umbral se obtiene que el numero de compuertas necesarias para minimizar la
varianza del error debe ser pequeno o comparable al numero de compuertas del
camino objetivo. Una vez aplicado este heurstico se procede a organizar la informacion de mayor a menor numero de compuertas en la variable de control
RankD.
Si se esta trabajando en la zona luego de la distancia umbral determinada, el
comportamiento de la varianza del error se minimiza solo si el numero de compuertas es reducido. Una vez aplicado este heurstico se procede a organizar la
informacion de menor a mayor numero de compuertas en la variable de control
RankD.
4.2.3.2.
h-Capacitance
El efecto de la capacitancia interna de los nodos esta presente en el valor de sensibilidad del parametro analizado. De los analisis preliminares se puede concluir que
la varianza del error aumenta con respecto a la capacitancia interna de los nodos de
interconexion de las compuertas, ya que mayores valores de capacitancia la magnitud
de la sensibilidad del retardo aumentan ante variaciones en los parametros.

y Electronica
159
4.3. Analisis de Aplicabilidad de los Heursticos en Caminos Seleccionados
Nip
X
Cip =
Cig
i=1
(4.10)
Nnodos
Utilizando la ecuacion 4.10 se obtiene la capacitancia promedio del camino, la cual

indica que a mayores valores de esta metrica se espera que el camino presente un valor
de varianza mayor aumentando la varianza del error, es decir, que con este heurstico se
propone seleccionar aquellos caminos que presentan una menor capacitancia promedio.
A los caminos presentes en la variable de organizacion RankD se les aplica la ecuacion 4.10 y se organizan los caminos que presentan menor a mayor valor de capacitancia promedio en la RankC.
4.2.3.3.
h-IGD (Inter-Gate-Distance)
Finalmente, el impacto de la distancia entre compuertas (Inter Gate Distance) esta

presente en el termino de correlacion espacial de la ecuacion 4.11, el cual presenta un
comportamiento decreciente con el aumento de la distancia, por lo que para disminuir
el valor de la varianza del camino se deben seleccionar los caminos que presenten un
mayor distanciamiento entre las compuertas. Este heurstico es aplicado a los caminos
contenidos en la RankC y los resultados son organizados de mayor a menor valor en
RankGD.
NPC X
NPC
X
AIGD =
4.3.
i=1 j=1
2
NPC
Ri, j
(4.11)
Analisis de Aplicabilidad de los Heursticos en Caminos Seleccionados
Con la metodologa heurstica estructurada se procede a analizar caminos objetivos

seleccionados con un conjunto de caminos predictivos asociados de los cuales se deter160

minan sus caractersticas topologicas y espaciales para as confirmar el la funcionalidad
de los heursticos.
Figura 4.32: Camino Objetivo Uno

En la figura 4.32 se presenta el primer camino objetivo analizado el cual se compone por un total de 9 compuertas de diferentes tipos, bajo cada compuerta se presenta la
ubicacion de la misma en el circuito. La figura 4.33 muestra el conjunto de 4 posibles
caminos predictivos, los cuales se componen por 3 y 8 compuertas, los caminos 1 y
2 presentan posiciones cercanas al camino objetivo mientras que los caminos 3 y 4 se
ubican a una mayor distancia.
Las caractersticas de los caminos se presentan en la tabla 4.10, en la que la primera

columna hace referencia a la distancia promedio entre el camino objetivo y cada uno
de los caminos predictivos, luego el grado de correlacion estructural parcial, el cual
indica el numero de compuertas compartidas por el camino objetivo y los caminos
predictivos, luego se presenta la capacitancia promedio de cada camino predictivo, el
numero de compuertas que lo componen y la distancia promedio entre compuertas
del camino predictivo. Es necesario resaltar que la metrica AIPD hace referencia a la
distancia promedio entre el camino objetivo y el camino predictivo, mientras que la
metrica AIGD a la distancia entre las compuertas del camino predictivo analizado.
Camino N
1
2
3
4
AIPD
21.7
26.3
449.9
441.1
st
CLPromedio [ f F]
2.20
N Compuertas
3
8
3
8
AIGD
10.4
21.4
114.4
123.1
Tabla 4.10: Principales Caractersticas del Conjunto de Caminos Predictivos Respecto al Camino Objetivo Uno

y Electronica
161
(a) Camino Uno
(b) Camino Dos
(c) Camino Tres
(d) Camino Cuatro
Figura 4.33: Conjunto de Caminos Predictivos para el Camino Objetivo Uno
Al realizar el analisis estadstico a todos los caminos conociendo su informacion se

puede determinar que los caminos 1 y 2 son los mejores predictivos para ser utilizados
en la metodologa de deteccion ya que al poseer compuertas cercanas al camino objetivo
el grado de correlacion entre los mismos es alto. As mismo se puede observar que se
cumple lo anteriormente analizado para caminos cercanos con profundidades logicas
altas los cuales presentan una menor desviacion estandar del error que caminos lejanos
con profundidades logicas altas, en la tabla 4.11 se presentan las metricas estadsticas
de los caminos predictivos analizados, el valor de la media y de la desviacion estandar
del retardo hacen referencia al camino predictivo, mientras que el grado de correlacion
y la desviacion estandar del error se indican con base en el camino objetivo y el camino
predictivo analizado.
En la figura 4.34 se presenta el segundo camino objetivo analizado, el cual esta compuesto por once compuertas de diferentes tipos con sus respectivas ubicaciones espa162

Camino N
1
2
3
4
P
1,688e10
5,343e10
1,688e10
5,343e10
P
5,711e23
6,114e22
4,444e23
4,892e22
0,9672
0,9767
0,4133
0,4447
e
1,920e12
5,306e12
6,070e12
1,981e11
Tabla 4.11: Metricas Estadstica del Conjunto de Caminos Predictivos

ciales bajo cada una de las compuertas.
Figura 4.34: Camino Objetivo 2

En la figura 4.35 se presenta el set de posibles caminos predictivos a analizar, en
este caso los caminos predictivos presentan una distancia promedio entre caminos aproximadamente igual, con la diferencia que los caminos 2, 3 y 4 presentan un grado de
correlacion estructural con el PO.
Para este caso los caminos presentan las caractersticas mostradas en la tabla 4.12 en
la que se puede observar que la distancia promedio entre compuertas del mismo camino
es mayor para el caso de mayor correlacion estructural, esto se debe a que la distancia
promedio entre caminos esta relacionada con la distancia promedio entre compuertas
ya que al aumentar la distancia entre las compuertas del camino predictivo la distancia respecto al camino objetivo tambien aumenta, por lo que para mantener la primera
de estas es necesario aumentar la separacion entre las compuertas del camino analizado.
Como se ha explicado anteriormente, caminos con correlacion estructural mediaalta presentan una mejor resolucion en la desviacion estandar del error, ya que aumenta
la correlacion entre caminos analizadas, sin embargo estos caminos no son los mejores
caminos a seleccionar ya que dicho escenario evita que se pueda realizar la prueba correctamente al camino objetivo dado que toda la informacion relevante esta contenida

y Electronica
163
(a) Camino Uno
(b) Camino Dos
(c) Camino Tres
(d) Camino Cuatro
Figura 4.35: Conjunto de Caminos Predictivos para el Camino Objetivo Dos

CaminoN
1
2
3
4
AIPD
40.9
40.4
40.7
40.6
st
0
0.2727
0.4545
0.8182
CLPromedio [ f F]
1.89
N Compuertas
10
10
10
10
AIGD
18.8
38.3
47.0
55.5
Tabla 4.12: Principales Caractersticas Del Conjunto de Caminos Predictivos Respecto al Camino Objetivo Dos
en el mismo y el camino predictivo no da informacion extra.
En la tabla 4.13 se presentan las metricas estadsticas de los cuatro caminos, donde
las metricas P y P estan dadas para los caminos predictivos y las metricas y e
para cada camino objetivo con relacion al predictivo analizado. Se observa que a pesar
de todos poseer un alto grado de correlacion con respecto al camino objetivo el camino
164

predictivo con el mayor numero de compuertas compartidas (P4 ) es el que muestra el
menor valor de desviacion estandar del retardo. No obstante, este camino segun los
metodos heursticos es descartado, y dado que existen caminos sin correlacion estructural parcial o en la zona de correlacion estructural baja, estos son los caminos que la
herramienta selecciona como los mejores, dado que complementan en mayor cantidad
la informacion respecto al camino objetivo.
Camino N
P1
P2
P3
P4
P
6,7010e10
5,8522e10
7,2045e10
6,121e10
2P
7,5441e22
7,0508e22
9,7424e22
7,6726e22
0.9333
0.9828
0.9814
0.9991
e
9,861e12
4,900e12
5,997e12
1,197e12
Tabla 4.13: Metricas Estadstica del Conjunto de Caminos Predictivos

y Electronica
165
4.4. Metodologa General de Seleccion Heurstica de Caminos
4.4.
Metodologa General de Seleccion Heurstica de Caminos
Los heursticos planteados hasta el momento son estructurados con el fn de obtener

un conjunto de los mejores caminos predictivos de un total de caminos determinados.
En la figura 4.36 se presenta el diagrama de flujo de la organizacion propuesta.
Con base en la informacion de los caminos objetivos y de un conjunto de caminos a

los que se les denomina como candidatos se procede a aplicar el heurstico H-Spatial,
aquellos caminos que cumplan la condicion internamente son organizados en las variables de control Rank. S existen caminos que cumplen la condicion de este heurstico
los caminos que pasan a la siguiente etapa son los contenidos en Rank1, de lo contrario seran los caminos existentes en Rank2. Luego, se procede a calcular el grado de
correlacion estructural (H-Structural) del camino objetivo bajo estudio, respecto a los
caminos pre-filtrados con el primer heurstico y organizados segun las regiones acotadas en la explicacion de este heurstico.
Posteriormente, aquellos caminos en la region de baja correlacion estructural son

analizados con el heurstico H-Variance, respecto a la informacion propia de cada camino, es decir, el total del numero de compuertas, la capacitancia promedio y la distancia de separacion entre compuertas de los mismos y mediante la seleccion del camino
que cumpla con las especificaciones, para cada caso se procede a obtener los caminos
en la variable de organizacion final llamada Rank4; como variable de control es posible
modificar el numero de caminos que se desean obtener, es decir, que si se desea obtener
solo un camino predictivo la variable NCA debe asignar el valor de uno.
En cada heurstico se consideran internamente los diferentes tipos de escenarios,

tal como el que se puede presentar en el caso que no existan caminos con correlacion
estructural baja pero s con correlacion estructural media, en este caso se analiza que
166
Figura 4.36: Metodologa de Seleccion Heurstica de Caminos

otro camino cumple con los heursticos para ser considerado como el segundo camino
predictivo, y se obtendra en la variable Rank4 la informacion referente a cada camino

y Electronica
167
4.5. Conclusiones
seleccionado.
El numero de caminos objetivos es denotado con la variable NCO. Si existen varios caminos objetivos se procede a aplicar el mismo flujo para el conjunto de caminos
candidatos; el proceso concluye cuando para cada camino objetivo se hayan obtenido
los NCA caminos predictivos deseados. En el apendice B se presenta el algoritmo de
implementacion de la metodologa planteada.
4.5.
Conclusiones
El porcentaje de variacion de los parametros determina el valor tanto de varianza de un camino como de covarianza entre caminos, aumentar dicho porcentaje
conlleva a obtener mayores valores de estos dos factores ya que analizando directamente la ecuacion en cada caso la variabilidad de los parametros se ve reflejada
como un producto con las sensibilidades de los parametros y el grado de correlacion espacial.
El comportamiento de la desviacion estandar del error esta completamente definido por dos factores iniciales, el primero de ellos es la distancia de separacion entre los caminos y el segundo la profundidad logica del camino predictivo
analizado. Por otra parte, se comprobo el comportamiento de este termino para
diferentes consideraciones del modelo de correlacion espacial y la tendencia en
todos los escenarios analizados permanecio constante.
Los principales aspectos a tener en cuenta en una metodologa de seleccion de
caminos estan enfocados a identificar caractersticas como la distancia entre las
compuertas, la distancia entre los caminos, el grado de correlacion estructural y
el numero de compuertas de los caminos analizados.
168

Los valores de varianza de los caminos y la covarianza entre ellos estan determinados por las distancias existentes al interior de los caminos y las combinaciones
de las mismas, ademas de las constantes asociadas al modelo de correlacion espacial utilizado. La correcta seleccion de estas constantes conlleva a obtener los
umbrales en los que cada uno de los comportamientos mencionados se mantiene.
Para obtener un valor mnimo de varianza del error se debe procurar que la varianza del camino denominado predictivo sea similar al valor de la covarianza
entre los caminos dividida entre la varianza del camino objetivo, esto indica que
se puede determinar las caractersticas topologicas del camino procurando que la
distancia entre los mismos sea la mnima.
La metodologa de seleccion propuesta busca en cada uno de sus pasos filtrar
los caminos con las caractersticas que permitan obtener una menor varianza del
error, es por esto que los niveles de seleccion dados en los heursticos son vitales
para la correcta seleccion de los caminos, de existir un valor predeterminado que
no cumpla las caractersticas propuestas, se obtendran caminos que posiblemente
no cumplan su objetivo en la metodologa de deteccion de pequenos retardos.
El impacto de las variaciones independientes se ve reflejado directamente en la

varianza de los caminos, la cual aumenta el valor de las mismas conllevando a un
valor de varianza del error mayor.

y Electronica
169
4.5. Conclusiones
170
Captulo 5
Desarrollo Herramienta HPSDD y
Resultados de Simulacion
Hasta esta parte del trabajo, se han realizado pruebas en conjuntos de caminos seleccionados y con base en los resultados obtenidos se han determinado tres metodos
heursticos principales que aplicados segun la metodologa propuesta conllevan a obtener caminos altamente correlacionados. No obstante, en la industria no es posible analizar caminos individuales ya que estos quedan determinados por la funcion especfica
de cada circuito. Para abordar este problema se ha propuesto la implementacion de una
herramienta en la que se analice un circuito, se obtengan los caminos topologicos existentes, se apliquen los metodos heursticos y la metodologa de deteccion de retardos
pequenos.
Este captulo inicia con la descripcion general y verificacion de la herramienta en la
seccion 5.1 , seguido de la seccion 5.2 en la que se analizan los metodos heursticos para
circuitos con un gran numero de trayectorias topologicas. En la seccion 5.3 se presentan
los resultados de simulacion para diferentes circuitos ISCAS implementados en Mentor
Graphics . Finalmente, en la seccion 5.4 se exponen las conclusiones y observaciones
del captulo.

y Electronica
171
5.1. Desarrollo y Validacion de la Herramienta HPSDD
5.1.
Desarrollo y Validacion de la Herramienta HPSDD
La herramienta Heuristic Path Selection for Small Delay Defects (HPSDD) es implementada en C++ y esta compuesta por cuatro etapas generales: la primera obtiene
los caminos topologicos del circuito bajo analisis, en la segunda se determinan los caminos a analizar (caminos objetivos), luego en la tercera se aplican los metodos heursticos
de seleccion propuestos y en la etapa final se implementa la metodologa de deteccion
de retardos pequenos.
Figura 5.1: Diagrama de Bloque Herramienta HPSDD

172
Captulo 5. Desarrollo Herramienta HPSDD y Resultados de Simulacion

En la figura 5.1 se presenta el diagrama de flujo de la herramienta implementada, se inicia con la lectura de la informacion de la tecnologa a utilizar, se cargan los
polinomios de la media del retardo, los de el tiempo de transicion a la entrada de las
compuertas y los de las sensibilidades para analizar variaciones correlacionadas e independientes, ademas se carga la descripcion circuital de las compuertas.
Con la informacion cargada se procede a obtener todos los trayectos topologicos

existentes en el circuito. Para comenzar a encontrar los trayectos, la herramienta hace
un trazado hacia atras desde una salida primaria hasta encontrar una entrada primaria.
A los caminos obtenidos se les aplica un analisis temporal en la esquina lenta-lenta para
determinar el camino que presenta mayor retardo, definido como Longest Critical Path
(LCP). Luego para determinar los caminos objetivos que son mas susceptibles a los
efectos de los defectos de retardos pequenos (SDD) se procede a obtener el valor del
LCP para la esquina rapida-rapida para as conocer los caminos topologicos que en su
esquina lenta-lenta que pueden sobrepasar este valor de retardo del LCP y convertirse
en el camino mas lento del circuito dependiendo de las condiciones de operacion.
La anterior etapa funciona como un pre-filtro para seleccionar los caminos que seran
determinados como objetivos, mediante el analisis estadstico de los mismos. Para cada
camino en este conjunto se obtiene la distribucion estadstica del retardo, utilizando la
informacion de media y varianza de cada compuerta. Una vez se tiene todas las distribuciones se comparan respecto a la del LCP y segun el criterio de seleccion aquellos que
sobrepasen un umbral determinado son seleccionados como caminos objetivos (PO).
Con los caminos objetivos seleccionados, se determina el conjunto de caminos candidatos (PC) como el resto de caminos topologicos que no son objetivos.
Con los conjuntos determinados se procede a analizar cada camino objetivo respecto a los candidatos, aplicando la metodologa de seleccion explicada al final del captulo
4. Para la aproximacion bi-variable es necesario obtener al menos un camino predictivo

y Electronica
173
5.1. Desarrollo y Validacion de la Herramienta HPSDD

del conjunto de candidatos por cada camino objetivo para as en la parte final de la
herramienta realizar el analisis de correlacion indicado en la metodologa de deteccion
de retardos pequenos.
Para mejorar la resolucion en la deteccion de los SDD, la herramienta considera

una serie de metodos heursticos multiples, a traves de los cuales se busca obtener no
solo un camino predictivo si no un conjunto de 4 caminos que ayuden a predecir el
comportamiento del camino objetivo analizado. Estos caminos son seleccionados de
tal manera que los caminos esten altamente correlaciondos respecto al camino objetivo, pero que presenten baja correlacion entre ellos, lo cual puede ser determinado
utilizando los metodo heursticos planteados considerando que se desea disminuir la
correlacion entre el conjunto de caminos predictivos.
Para verificar la implementacion de la herramienta HPSDD se analiza el circuito
ISCAS C17. Una vez que se determinan los caminos aplicando la metodologa de deteccion de retardos pequenos, se procede a comparar los resultados con este conjunto
de caminos, obtenidos con la herramienta IPCA.
Figura 5.2: Circuito ISCAS C17
El circuito C17, esta compuesto por 6 compuertas NAND de dos entradas, organizadas como se muestra en la figura 5.2, se puede observar que su camino mas largo
esta compuesto por tres compuertas y su camino mas corto por dos.
174

CaminoN
0
1
2
3
4
5
6
7
8
9
10
Entrada
N7
N6
N3
N6
N3
N2
N6
N3
N2
N3
N1
S alida
N22
N23
Compuertas
X5 -X9
X7 -X5 -X9
X7 -X5 -X9
X7 -X6 -X9
X7 -X6 -X9
X6 -X9
X7 -X6 -X4
X7 -X6 -X4
X6 -X4
X8 -X4
X8 -X4
Observaciones
PC0
PO
PC1
PC2
PC3
PC4
PC5
PC6
PC7
PC8
PC9
Tabla 5.1: Caminos Topologicos ISCAS C17

Con la herramienta se obtienen un total de 11 caminos topologicos, que estan estructurados como se indica en la tabla 5.1, organizados en la secuencia con la que la
herramienta detecta las trayectorias topologicas; los 6 primeros caminos estan referenciados a la salida N22 y los 5 u ltimos a la salida N23. Al aplicar el analisis en la esquina
lenta-lenta y aplicar el analisis estadstico se determina que el camino de interes o el
LCP es el numero 1 con un valor medio del retardo de P = 112.97 ps y de desviacion
estandar del retardo de P = 3.347 ps. Con los metodos heursticos se obtiene que los
caminos que presentaran el mayor grado de correlacion son el PC3 y el PC5 , por lo que
estos son los caminos que seran considerados como predictivos en la metodologa de
deteccion de SDD.
Camino
PC3
PC5
P [ps]
IPCA HPS DD
114,488 114,488
82,5107 82,5107
P [ps]
IPCA HPS DD
3,90050 3,90047
2,42803 2,42801
e [ps]
IPCA HPS DD
1,02568 1,02568
1,09403 1,09403
Tabla 5.2: Tabla de Resultados
Una vez determinado el conjunto de caminos predictivos, estos se analizan con la

herramienta IPCA se procede a comparar los resultados obtenidos con ambas herramientas con el fin de validar la herramienta HPSDD respecto a la herramienta IPCA.

y Electronica
175
5.2. Analisis de Heursticos usando HPSDD

Entre los requisitos para realizar dicho proceso esta que se obtengan los valores precisos de las metricas bajo estudio, tales como media, desviacion estandar del retardo
y desviacion estandar del error. Se concluye que ambas herramientas cumplen con los
requisitos iniciales, en los que a partir de la informacion estructural y fsica de dos
compuertas se obtenga el grado de correlacion entre los mismos.
5.2.
Analisis de Heursticos usando HPSDD
Antes de estudiar completamente los circuitos ISCAS, se hace necesario precisar la

tendencia de la distancia promedio entre caminos y correlacion estructural para algunos
de los circuitos bajo analisis (CUT), con esto se busca determinar el comportamiento
de las metricas para circuitos grandes, y as asegurar que los metodos heursticos desarrollados son aplicables a cualquier circuito.
Los circuitos han sido implementados en Mentor Graphics con la tecnologa TSMC
de 0.18 m. El flujo del proceso inicia con la descripcion en alto nivel (verilog) del circuito, el cual es optimizado con el programa ((Leonardo)) para minimizar el retardo
medio de las compuertas del circuito. Luego, se procede a obtener el esquematico del
circuito y posteriormente el diseno del layout del mismo Por u ltimo, se procede a realizar la extraccion post-layout (PEX) y de este proceso se generan los archivos de entrada
para la herramienta HPSDD.
Circuito
C499
C1908
C880
Numero Caminos
8225
8393
4399
Tabla 5.3: N de Caminos Candidatos Analizados para cada Circuitos ISCAS
Para este experimento se seleccionan 3 circuitos, tomando como camino objetivo

el LCP de cada uno y en la tabla 5.3 se presentan el numero de caminos candidatos
176

a analizar, los cuales son un subconjunto del total de caminos topologicos de cada
circuito.
5.2.1.
H-Spatial
Con el heurstico H-Spatial se busca obtener un subconjunto de caminos que presenten un alto grado de correlacion espacial. Ya que las distancias entre las compuertas
del PO respecto a las compuertas de los caminos candidatos quedan determinadas por
la disposicion fsica del layout es necesario caracterizar dicho comportamiento para
obtener una aproximacion de la distancia existente entre dos caminos. Para tal efecto se
utilizan las expresiones mostradas en 5.1 para la calcular la distancia euclidiana entre
dos puntos y para el calculo de la distancia promedio entre caminos (AIPD).
q
Ri, j = (x j xi )2 + (y j yi )2
NPC
NPO X
X
Ri, j
(5.1)
i=1 j=1
AIPD = N N
PO
PC
El objetivo principal de este analisis es determinar hasta que distancia promedio
entre el camino analizado y los caminos candidatos es conveniente considerar que son
cercanos, lo que da paso a la siguiente definicion:
Definicion 11. Distancia Promedio Umbral (AIPDU ) Maxima distancia a la cual se
puede considerar que dos caminos son cercanos, es decir, indica en promedio hasta
que ubicacion las compuertas de un camino pueden determinarse como cercanas al
camino de referencia, obteniendo la ecuacion:
AIPDU = AIPDmin (1 + Umbral)
(5.2)
Donde AIPDmin es la mnima distancia calculada entre el camino objetivo y los

caminos candidatos y Umbral es un porcentaje asignado para delimitar la distancia
promedio umbral.

y Electronica
177

5.2.1.1.
ISCAS C499
El primer ISCAS analizado es el circuito C499, el cual es un circuito corrector de

error u nico de 32 bits. El analisis esta enfocado a determinar la tendencia de la metrica
AIPD, para esto se utiliza el LCP como camino objetivo, el cual esta compuesto principalmente por compuertas NOR de 2 y 4 entradas. Respecto a cada camino candidato se
obtiene el valor de distancia promedio. Una vez analizados los 8225 caminos se elabora
el histograma de frecuencias absolutas mostrado en la figura 5.3. Se puede concluir que
existe una tendencia simetrica respecto al centro del mismo ya que existen un numero
de caminos similares tanto para distancias menores como para distancias mayores.
Figura 5.3: Histograma AIPD C499

El rango de distancias promedio calculadas esta entre 447 y 645 [ul], y se puede
inferir que esta puede ser aproximada por una distribucion gaussiana; para esto se hace
necesario determinar las medidas de tendencia central conocidas como media, mediana
y moda; estas metricas indican respecto a que valor los datos analizados se encuentran
distribuidos. En la tabla 5.4 se presentan los valores de AIPD para el histograma bajo
estudio, se observa que la media y la mediana son cercanas mientras, se observa que la
mayor cantidad de los caminos tiende a tener una distancia promedio de aproximada178

mente 503 ul.
Medida
Rango
Media
Mediana
Valor [ul]
447 - 645
537
536
Tabla 5.4: Medidas de Tendencia Central AIPD C499

La tendencia simetrica del histograma analizado se debe a que la disposicion de las
compuertas impacta directamente en el valor de la metrica establecida; las ubicaciones
de las compuertas se determinan una vez que es creado el esquematico de todo el circuito, en una etapa conocida como floorplanning, en esta etapa se determinan dos zonas
especificas llamadas canales, un canal se dispone para posicionar las compuertas y el
otro para realizar las interconexiones del circuito. Este proceso queda determinado por
algoritmos de posicionamiento que buscan disminuir una caracterstica de desempeno
determinada mediante la ubicacion de las compuertas en lugares determinados en cualquier lugar que se haya destinado para dicho fin, por lo que al determinar un camino, las
compuertas que los componen estaran distribuidas en toda el a rea del circuito disenado.
Por otra parte, definir el rango para el cual se considera que un camino es cercano es
de vital importancia para la metodologa por lo que se analiza el impacto de modificar
la distancia promedio umbral, dando como resultado el concepto de region de proximidad con la cual se implementara la condicion del heurstico analizado. Es decir, que
modificar esta region conlleva a que un mayor numero de caminos sean considerados
cercanos, para este caso el valor de Umbral queda delimitado para valores entre el
5 % y el 30 % con pasos de 2.5 %.
En la figura 5.4(a) se encuentra que para cambios pequenos en los valores de distancia promedio umbral el numero de caminos se incrementa, lo que permite obtener
mayor cantidad de posibles caminos candidatos que cumplen con el primer heurstico

y Electronica
179
(a) Impacto de Variar el Rango de H-Spatial
Figura 5.4: Analisis del rango de proximidad en H-Spatial C499.

propuesto. En la figura 5.4(b) se grafica el valor de desviacion estandar del error para
cada porcentaje de Umbral, respecto al camino predictivo selecionado; se observa
que no es necesario incrementar en gran proporcion esta variable ya que con los primeros rangos se obtiene un menor valor de desviacion. Cabe resaltar que a medida que se
aumentar el rango, los otros metodos heursticos son los que realizan la seleccion fina
del camino candidato a seleccionar.
5.2.1.2.
ISCAS C1908
El segundo circuito analizado es el ISCAS C1908, es un detector-corrector de error

de 16 bits, su LCP esta compuesto principalmente por compuertas tipo XNOR de dos
180

entrada y NAND de 2, 3 y 4 entradas.

En la figura 5.5 se presenta el histograma de las distancias promedio entre este
y el conjunto de caminos candidatos. Para determinar la distribucion de los datos se
presenta en la tabla 5.5 las medidas de tendencia central. Se observa que existe una
mayor cantidad de caminos candidatos que se encuentra a una distancia de 454 ul, por
lo que al acercarse al limite inferior del rango se puede concluir que existe una gran
cantidad de caminos que pueden ser considerados candidatos. En cuanto a la media y
la mediana se tiene que esta ubicada a la derecha de la moda, por lo que se determina
que un subconjunto de caminos esta ubicado en esta zona de proximidad media (centro
del histograma).
Medida
Rango
Media
Mediana
Valor [ul]
403 - 867
575
568

El valor de distancia promedio umbral se incremento desde 5 % hasta 30 % con

y Electronica
181

pasos de 2.5 %. Se observa que existe una tendencia escalonada ya que al aumentar
el umbral los caminos del anterior conjunto estan contenidos en el nuevo rango de
proximidad, figura 5.6(a). Con base en los valores umbrales se determina un camino
predictivo para analizar el LCP de este circuito obteniendose que modificar dicho valor
conlleva a modificar el mnimo valor de desviacion estandar del error que puede ser
calculado, figura 5.6(b); se observa nuevamente que con un pequeno incremento en la
variable Umbral se obtienen menores valores de esta metrica.
182

5.2.1.3.
ISCAS C880
El tercer ISCAS analizado es el circuito C880, es una unidad aritmetico-logica

(ALU) de 8 bits, su LCP esta compuesto principalmente por compuertas NAND de dos
entradas. Una vez obtenido el conjunto de caminos candidatos se analiza la metrica
AIPD y se obtiene el histograma de los valores calculados, se observa en la figura
5.7 que aunque presenta un comportamiento casi simetrico la mayor cantidad de los
caminos presentan distancias hacia la region izquierda del mismo.

En la tabla 5.6 se resumen las medidas de tendencia con las cuales se puede analizar
el histograma. El rango de distancias promedio obtenidas para este circuito es mayor
que para los anteriores ya que se determina que el camino mas cercano esta ubicado
a una distancia de 562 ul mientras que el camino que es considerado el mas lejano
del camino objetivo es de 736 ul. Se observa que la mayor cantidad de caminos se
encuentra a una distancia promedio, respecto al camino mas cercano al camino objetivo,
aproximadamente de 40 ul.
Para analizar el efecto de modificar el rango se obtiene el valor de desviacion
estandar del retardo en cada uno de los escenarios, dichos valores son graficados en la

y Electronica
183

Medida
Rango
Media
Mediana
Valor [ul]
562 - 736
643
645

figura 5.8(b) en la que se observa que luego de un determinado valor umbral la metrica
de interes no cambia, lo que indica que los mejores caminos ya fueron seleccionados,
obteniendose que para el CUT el valor de e de aproximadamente 9 ps.
184
5.2.2.
H-Structural
Una vez determinada la tendencia del heurstico H-Spatial respecto a la informacion

de la disposicion fsica de las compuertas, se analiza el concepto de correlacion estructural teniendo como camino objetivo el LCP, definido como Longest Critical Path. Para
cada camino en el conjunto de caminos candidatos se determino el numero de compuertas compartidas y aplicando la ecuacion 5.3 se determina el grado de correlacion; El
rango de correlacion esta comprendida entre cero y uno. Para este analisis se retoman
los circuitos anteriormente estudiados.
st =
5.2.2.1.
SG
NPO
(5.3)
ISCAS C499
Para el caso del circuito C499 se obtiene el histograma de la figura 5.9, este no
presenta ninguna tendencia definida y puede decirse que tiene un comportamiento
asimetrico ya que no tiene un punto central de referencia. Se observa que existe una
gran cantidad de caminos que presentan baja correlacion estructural con el camino objetivo analizado.
Figura 5.9: Histograma Correlacion Estructural Parcial C499

y Electronica
185

La tendencia asimetrica observada indica que aunque se calcule el valor medio, este
no representa el comportamiento del grado de correlacion estructural de los caminos
candidatos respeto al camino objetivo, por lo que es necesario obtener las otras medidas
de tendencia trabajadas. Para este caso en la tabla 5.7 se muestran los valores de media
y mediana calculados para el histograma obtenido.
Medida
Media
Mediana
Valor
0.1136
0
Tabla 5.7: Medidas de Tendencia Central st C499
5.2.2.2.
ISCAS C1908
Para le LCP del circuito C1908 se obtiene el grado de correlacion estructural respecto al conjunto de caminos candidatos y se grafica el histograma de los mismos en
la figura5.10. Los datos presentan una distribucion asimetrica sin ningun valor puntual
sobre el cual esten distribuidos.

Las medidas de tendencia central se muestran en la tabla 5.8. Para este caso la media no es un indicador de la distribucion debido al comportamiento de los datos. Se
186

tiene que la mayor cantidad de caminos candidatos presenta una compuerta compartida
con el camino objetivo.
Medida
Media
Mediana
Valor
0.2084
0.1667
5.2.2.3.
ISCAS C880
En la figura 5.11 se presenta el histograma del grado de correlacion estructural del

conjunto de caminos candidatos para el ISCAS C880, el histograma presenta una tendencia asimetrica, pero con la consideracion que para este circuito existen caminos
candidatos con diferentes grados de correlacion estructural.
En la tabla 5.9 se presentan las medidas de tendencia central, se obtiene que la

media presenta un valor de 0.4312, la mayor cantidad de caminos se distribuyen por

y Electronica
187

debajo de este valor, por lo que se indica que la mayor cantidad de caminos candidatos
presentan un grado de correlacion estructural en la zona que se ha delimitado como
baja.
Medida
Media
Mediana
Valor
0.4312
0.4074

De este analisis se concluye que para los circuitos trabajados existen caminos que
seran seleccionados con el heuristico H-Structural, ya que en la mayoria el grado de
correlacion estructural es bajo, lo cual es una de las caracteristicas principalmente buscadas con la metodos heuristicos, debido a que esto conlleva a que en todo el camino
objetivo se pueda obtener informacion con la metodologa de deteccion de pequenos
retardos.
188
5.3.
Resultados de Simulacion en Circuitos ISCAS
La herramienta HPSDD es aplicada a 8 circuitos ISCAS 85 e ISCAS 89, considerando variaciones de proceso en el largo del canal (L), el ancho del canal (W), el
espesor del oxido (T ox ) y el voltaje umbral (Vth ) de los transistores. Los circuitos son
implementados con la tecnologa TSMC 0.18 m, utilizando el flujo de diseno implementado con Mentor Graphics y basandose en el kit de diseno ASIC (ADK v3.1).
Los resultados de seleccion de caminos objetivos se presentan en la tabla 5.10, en

esta se muestra el numero total de caminos topologicos de cada circuito y el numero de
caminos objetivos a analizar luego del analisis de esquinas y el analisis estadstico realizado, mas informacion respecto a los circuitos analizados se encuentra en el apendice
A. Para cada circuito se estudiaron las aproximaciones de seleccion bi-variable y multivariable.
Circuito
C499
C1355
C1908
C2670
C880
S 1196
S 510
S 820
Topologicos
9440
7648
15638
3490
9231
5918
374
680
Objetivos
1512
951
261
57
39
18
15
5
Tabla 5.10: Numero de Caminos Circuitos ISCAS
En la tabla 5.11 se presentan los resultados de simulacion obtenidos para el camino

mas lento del circuito (LCP), la primera columna muestra el numero total de compuertas del circuito, seguido por la profundidad logica del camino bajo analisis. Luego en
la columna tres se muestran los valores del retardo medio y en la cuatro la desviacion
estandar del retardo.

y Electronica
189
5.3. Resultados de Simulacion en Circuitos ISCAS

Circuito
C499
C1355
C1908
C2670
C880
S 1196
S 510
S 820
N de Compuertas
190
178
225
393
241
431
183
270
PL
12
13
17
27
27
25
8
13
D [ns]
0.818
1.340
1.946
1.739
1.676
1.582
0.6755
0.9243
D [ps]
16.07
26.71
36.24
29.48
24.74
24.34
19.07
17.60
Tabla 5.11: Resultados de Simulacion Circuitos ISCAS

ISCAS C499.- El primer ISCAS analizado es el C499, una vez obtenidos los archivos de entrada se determina que el circuito presenta un total de 9440 trayectorias
topologicas, luego del analisis de esquinas existen 7040 trayectorias que en su esquina
lenta-lenta sobrepasaban el valor umbral determinado por la esquina rapida del LCP y
luego del analisis estadstico se obtiene que los caminos objetivos a analizar son 1512.
Esta cantidad de caminos es coherente con la estructura del circuito ya que es altamente
balanceado, lo que indica que existen caminos con retardos similares.
Aproximacion Bi-variable
En esta aproximacion se busca para cada camino objetivo un camino del conjunto
de candidatos tal que tengan un alto grado de correlacion, por lo que para este
caso se obtienen 1512 caminos que son considerados predictivos y que es a este
conjunto a el que finalmente se le implementa la metodologa de deteccion de
retardos pequenos.
La figura 5.12(a) muestra el diagrama de barras en el que se indica, segun la atuna
de la barra , la magnitud de la desviacion del retardo obtenida para cada par de
caminos objetivo-predictivo. Una vez organizados los datos en orden ascendente
se determina que el limite inferior de la desviacion estandar del error es de 4
ps y el limite superior es de 12 ps, es decir que en funcion del retardo mnimo
detectable se obtiene que el rango acotado de deteccion sera de 12 a 36 ps.
190
(a) Datos Originales
(b) Datos Organizados
Figura 5.12: Desviacion Estandar del Error (e ) C499, Aproximacion Bi-variable.
!
e
100 %
DE = 1
D
(5.4)
Como se menciona en el capitulo 2 se ha desarrollado la figura de merito DE

(Ec. 5.4) para conocer que porcentaje representa la desviacion estandar del error
respecto a la desviacion estandar del retardo de cada camino objetivo.
(b) Datos Organizado
Figura 5.13: Eficiencia en la Detectabilidad (DE) C499, Aproximacion Bi-variable.

En las figuras 5.13(a) y 5.13(b) se presenta la figura de merito DE, la cual representa el porcentaje de varianza donde los efectos del SDD pueden ser detectados.

y Electronica
191

Se observa que en promedio esta figura de merito indica que los defectos pueden ser detectados en una proporcion del 15 al 71 % y depende del camino bajo
analisis.
Aproximacion Multi-variable
El objetivo principal de esta aproximacion radica en determinar varios caminos
del conjunto de candidatos con los cuales se disminuya el valor de desviacion
estandar del error. Para esto, es necesario en primer lugar que los caminos predictivos esten altamente correlacionados con le objetivo y tengan baja correlacion
entre los mismos, para evitar efectos de multi-colinealidad o redundancia en los
datos. Para cada camino objetivo trabajado se obtiene 4 caminos predictivos a los
que se le implementa la metodologa de deteccion de retardos pequenos.
En la figura 5.14(a) se presenta el diagrama de barras para los 1512 caminos

objetivos analizados y una vez organizados los datos (Fig. 5.14(b)) se determina
que el lmite inferior es de 3.2 ps y el superior de 12 ps. Lo que indica que el
retardo mnimo detectable (Dmin ) para el circuito en general se encuentra entre
9.6 ps y 36 ps.
Figura 5.14: Desviacion Estandar del Error (e ) C499, Aproximacion Multivariable.

192

En cuanto a la figura de merito de detectabilidad estudiada (DE) se obtiene el
diagrama de barras mostrado en la figura 5.15(a) segun el camino objetivo. Una
vez organizados los datos, se observa en la figura 5.15(b) que el rango del porcentaje de detectabilidad es del 20 al 71 %. Lo cual es coherente con el analisis
bi-variable, ya que los rangos de los valores son similares pero con la consideracion que en este caso los de valores son mayores.
(a) Datos Originales DE
(b) Datos Organizados DE
Figura 5.15: Eficiencia en la Detectabilidad (DE) C499, Aproximacion Multivariable.
ISCAS C1355.- El segundo ISCAS analizado es el C1355, el cual es tambien un

corrector u nico de error de 32 bits y presenta un total de 7648 trayectos topologicos
de los cuales se obtienen 5336, luego del analisis de esquinas como posibles caminos
objetivos y finalmente con el filtrado estadstico dicho conjunto se reduce a 953 caminos. Cada trayecto mediante la metodologa de seleccion heurstica se encuentra un
conjunto de caminos predictivos con los que se realiza el analisis de deteccion.
Para el conjunto de caminos objetivo aplicando los heursticos propuestos se encuentras los mejores caminos del conjunto de candidatos, es decir, los que tienen un alto grado de correlacion. En este caso el analisis busca obtener solo un

y Electronica
193

camino con el cual realizar la prediccion, por lo que se obtienen 953 caminos
predictivos dependiendo de la estructura y la topologa del camino objetivo bajo
analisis.
(c) Datos Originales
(d) Datos Organizado
Figura 5.16: Desviacion Estandar del Error (e ) y Eficiencia en la Detectabilidad

(DE) C1355, Aproximacion Bi-variable.
En la figura 5.16(a) se presentan el diagrama de barras para todo el circuito, y

una vez organizados los datos se observa que los valores para esta metrica se encuentra distribuidos desde 6.5 ps hasta 12 ps. Lo que indica un retardo mnimo
detectable (Dmin ) entre 19.5 y 36 ps.
194

Aplicando la ecuacion 5.4 se obtiene el comportamiento para la metrica DE y
se grafica respecto a cada camino objetivo analizado. Con la organizacion de los
datos se determina que para este circuito el porcentaje de detectabilidad es del 35
al 45 %.
Cada camino objetivo se analiza aplicando la aproximacion multi-variable, obteniendose 4 caminos predictivos por cada camino objetivo de interes, tomando
en cuenta que se cumplan las consideraciones de alta correlacion con el PO y
la menor correlacion posible entre los cuatro PP. Para este caso se grafican los
diagramas de barras para los 953 caminos objetivos (Fig. 5.17(a),5.17(b)), se observa con los datos organizados que el valor de e se encuentra entre 5 y 10 ps,
lo que conlleva a obtener un rango de retardo mnimo detectable (Dmin ) entre
15 y 30 ps.
(a) Datos Originales:
(b) Datos Organizados:
Figura 5.17: Desviacion Estandar del Error (e ) C1355, Aproximacion Multivariable.
En cuanto al porcentaje de detectabilidad (DE) se observa que el rango se fija

para este caso entre 40 y 55 % lo que indica que para todo el conjunto de caminos

y Electronica
195

la metodologa multi-variable ayuda a mejorar la resolucion en la deteccion de
defectos, figuras 5.18(a),5.18(b).
Figura 5.18: Eficiencia en la Detectabilidad (DE) C1355, Aproximacion Multivariable.
ISCAS C1908.- El tercer ISCAS bajo analisis es el C1908, el cua presenta 15638
trayectorias topologicas detectadas con el analisis del STA implementado. Mediante
analisis de esquinas se obtienen 8469 posibles caminos objetivos y luego del filtrado
estadstico se obtienen 261 trayectos objetivos.
Una vez realizados los metodos heursticos y obtenidos los correspondientes caminos predictivos del set de candidatos se presenta la figura 5.19(a), en la que el
eje vertical hace referencia a la desviacion estandar del error y el eje horizontal
al camino objetivo. Una vez organizados los datos se determina que el rango en
el que esta metrica se presenta para el circuito analizado es de 9 a 16 ps, como
se puede apreciar en la figura 5.19(b), es decir, que el mnimo retardo detectable
(Dmin ) para el C1908 esta entre 27 y 48 ps.
En cuanto a la figura de merito DE para este circuito se obtiene la grafica 5.20(a),
en la que los porcentajes de analizar la desviacion estandar del error respecto
196
Figura 5.19: Desviacion Estandar del Error (e ) C1908, Aproximacion Bi-variable

a la desviacion estandar del retardo del camino objetivo representa el rango de
deteccion de defectos. El rango en el cual dicha figura se encuentra puede ser
observado al organizar ascendentemente los datos obteniendose un rango del 55
al 80 %, figura 5.20(b).
Figura 5.20: Eficiencia en la Detectabilidad (DE) C1908, Aproximacion Bivariable

Los resultados obtenidos para la aproximacion multi-variable para el circuito
C1908 se presentan el la figura 5.21. Se observa que el rango de la desviacion

y Electronica
197

estandar del error es de 7 a 12 ps, lo cual es una reduccion para los 261 caminos
objetivos en comparacion con la aproximacion bi-variable. Utilizando varios caminos se obtiene que el retardo mnimo detectable se encuentra entre 21 y 36 ps.
(a) Datos Originales: e
(c) Datos Originales: DE
(b) Datos Organizados: e
(d) Datos Organizados: DE

(DE) C1908, Aproximacion Multi-variable
En las figuras 5.21(c) y 5.21(d) se presentan los diagramas de barras para el

porcentaje de detectabilidad con la figura de merito DE, se obtiene tambien una
mejora respecto al caso bi-variable y los lmites con esta aproximacion se ubican
entre el 62 y el 80 %.
198

ISCAS C2670.-
El cuarto circuito analizado es el ISCAS C2670, el cual es una uni-
dad aritmetico-logica (ALU) con comparador, verificador de igualdad y una gran cantidad de estructuras de paridad. Este circuito presenta 3490 trayectos de los cuales
mediante el analisis de esquinas son preseleccionados 861 caminos y finalmente con el
analisis estadstico se obtienen 57 como objetivos.
Con los metodos heursticos se obtuvieron el respectivo conjunto de caminos
predictivos altamente correlacionados con el objetivo.En la figura 5.22(a) se presenta el diagrama de barras para la desviacion estadnar del error de cada par
de caminos objetivo-predictivo. Una vez organizados dichos datos, con el fin de
obtener el comportamiento global de los trayectos objetivos de este circuito, se
muestra en la figura 5.22(b) el nuevo perfil obtenido, se observa que el rango e
se encuentra entre 13 y 16 ps, es decir un retardo mnimo detectable entre 39 a
48 ps.
Figura 5.22: Desviacion Estandar del Error (e ) C2670, Aproximacion Bi-variable

Al aplicar la figura de merito a cada camino objetivo respecto a la desviacion
estandar del error encontrada y en relacion con su propia desviacion estandar del

y Electronica
199

retardo se obtiene la figura 5.23(a), la cual muestra los porcentajes en los que se
va a poder detectar los defectos (SDD). El rango de deteccion global para este
circuito se obtiene reorganizando los datos de DE, como se muestra en la figura
5.20(b) es del 40 al 55 %.
(a) Datos Originales: DE
(b) Datos Organizados: DE
Figura 5.23: Eficiencia en la Detectabilidad (DE) C2670, Aproximacion Bivariable
Con la aproximacion multiple se logra una mejora en la resolucion de la desviacion estandar del error, lo que se ve reflejado en las figuras 5.24(a) y 5.24(b) en
la que se obtienen caminos con valores mnimos desde 9 ps hasta 16 ps, lo que
indica que para estos caminos la aproximacion multiple conlleva a que el mnimo retardo detectable sea de 27 a 48 ps. En cuanto a la figura de merito, esta
disminucion en los valores de e se ve reflejada en un aumento en el porcentaje
de variabilidad; las figuras 5.24(c) y 5.24(d) permiten observar la tendencia para
cada camino objetivo analizado, obteniendo valores entre el 40 y 60 %.
ISCAS C880.-
El quinto ISCAS bajo analisis es el C880, con un total de 9231 tra-
yectorias logicas. Una vez realizado el analisis de esquinas se obtienen 2545 caminos;
a los que se les realiza el analisis estadstico respectivo,de los que 39 caminos cumplen
200

C2670, Aproximacion Multi-variable
la condicion umbral respecto al LCP especificada y son considerados como caminos
objetivos.
Con la metodologa de seleccion heurstica de caminos se encontraron los trayectos predictivos ideales a ser utilizados en la metodologa de deteccion, encontrandose para cada camino objetivo el mnimo valor de desviacion estandar
del error obtenida, figura 5.25(a). Reorganizando los datos, se obtiene en la figura 5.25(b) que el rango de deteccion global para este circuito es de 9 a 12 ps,

y Electronica
201

aproximadamente.
(c) Datos Originales
(d) Datos Organizado

C880, Aproximacion Bi-variable
Aplicando la figura de merito a cada camino objetivo analizado se obtiene la
figura 5.25(c) y reorganizando dichos datos se encuentra que el rango global de
DE para el CUT es del 60 al 70 %, figura 5.25(d).
Para el ISCAS C880 se presentan los resultados de la aproximacion multiple.
En las figuras 5.26(a) y 5.26(b) se observa que para los 39 caminos objetivos se
logro disminuir el valor de desviacion estandar del error, obteniendose valores
202

entre 5 y 9 ps; lo que indica un rango de deteccion mnima de 15 a 27 ps.

C880, Aproximacion Multi-variable
En las figuras 5.26(c) y 5.26(d) se resumen los resultados luego de aplicar la figura de merito de detectabilidad. Se obtiene que con la aproximacion multiple
se logra aumentar a un rango entre el 60 y el 80 %, el cual es un 10 % mayor
respecto al caso bi-variable.
ISCAS S1196.- El sexto circuito analizado es el ISCAS 1196, es un controlador de

alto nivel. Presenta 5918 trayectorias topologicas de estas cumplen con el criterio de

y Electronica
203

esquinas 1319 y realizando el analisis estadstico se determina que el numero de caminos objetivos es 18, por lo que utilizando los metodos heursticos propuestos se obtiene
un camino o un conjunto de caminos predictivos, segun la aproximacion deseada.
En 5.27(a) se grafican las desviaciones estandar del retardo para cada trayectoria
objetiva, reorganizando los datos (figura 5.27(b)) se obtiene que el rango de e
global para el S1196 es de 7.4 a 8.1 ps o Dmin de 22.2 ps a 24.3 ps.
Figura 5.27: Desviacion Estandar del Error (e ) S1196, Aproximacion Bi-variable

En las figura 5.28(a) y 5.28(b) se presentan los valores de DE para los caminos
objetivos seleccionados y organizados, se obtiene un rango global de la figura de
mrito entre 60 y 70 %.
En la aproximacion multi-variable realizada para este camino, se obtiene que
para los 18 caminos objetivos se presenta una reduccion en el mnimo valor de
desviacion estandar del error desde 5 a 8 ps, lo que traducido al mnimo retardo
detectable es 15 a 24 ps, figuras 5.29(a) y 5.29(a).
204
(b) Datos Organizado
Figura 5.28: Eficiencia en la Detectabilidad (DE) S1196, Aproximacion Bi-variable
Figura 5.29: Desviacion Estandar del Error (e ) S1196, Aproximacion Multivariable

En las figuras 5.30(a) y 5.30(b) se presenta el comportamiento de la figura de
merito DE, se obtiene que el rango del porcentaje asociado al analisis multivariable es del 70 al 80 %, lo cual comparado con la aproximacion bi-variable
es un aumento promedio del 10 %. Es decir, retardos mas pequenos pueden ser
detectados con las metodologas implementadas.

y Electronica
205
Figura 5.30: Eficiencia en la Detectabilidad (DE) S1196, Aproximacion Multivariable

ISCAS S510.- El septimo ISCAS bajo analisis es el S510, es tambien un circuito de
control secuencial de alto nivel que tiene numero total de 374 trayectorias topologicas, luego del analisis de esquinas se obtienen 102 trayectorias de las cuales quedaron
determinadas con el analisis estadstico 15 trayectorias como objetivas.
En la figura 5.31(a) se presentan los datos de e para los 15 caminos objetivos
y en la figura 5.31(b) los mismos datos organizados de menor a mayor valor, se
concluye que el rango global para dicha metrica para este circuito es de 4 a 8 ps.
Para los 15 caminos objetivos se encontro que la figura de merito DE se encuentra
distribuida tal como se observa en la figura 5.31(c), una vez que los valores son
organizados se determina que el rango de la misma se encuentra entre el 28 y 70
%.
Para el circuito S510 se obtiene que la aproximacion multi-variable conlleva nuevamente a disminuir la magnitud de la desviacion estandar del error, en las figuras
5.32(a) y 5.32(b) se presentan los 15 caminos objetivos analizados. Ya que son
206
(d) Datos Organizado: DE

(DE) S510, Aproximacion Bi-variable
pocos caminos objetivos se puede apreciar claramente tanto para los datos originales como los organizados que el rango obtenido es menor que para el caso
bi-variable, el cual es de 3.8 a 8 ps.
Con los valores obtenidos de e se encuentra que la metrica DE aumenta su valor,

tal como se puede apreciar en las figuras 5.32(c) y 5.32(d). Para la aproximacion
multi-variable se precisa un rango del porcentaje de detectabilidad con lmite
inferior del 30 % y como lmite superior el 75 %.

y Electronica
207

S510, Aproximacion Bi-variable
ISCAS S820.- Finalmente, el u ltimo ISCAS analizado es el circuito secuencial S820.
Este circuito tiene 608 trayectorias topologicas de las cuales 82 cumplen el criterio de
esquinas para ser consideras en el analisis estadstico de seleccion de caminos objetivos,
del que se obtiene 5 trayectorias a ser analizadas.
Para los 5 caminos de este circuito se obtienen los valores de desviacion estandar
del retardo y se grafican en la figura 5.33(a), en la que se puede apreciar que
el rango de e esta entre 7 y 8 ps. En general para los 5 caminos objetivos se
208

muestran los valores de DE obtenidos en la figura 5.33(b), de la cual se concluye
que su rango global de DE es del 54 al 60 %.
(b) Datos Originales

S820, Aproximacion Bi-variable
Para la aproximacion multi-variable se observa nuevamente una mejora en el
valor de e , como se aprecia en las figura 5.34(a).
(b) Datos Originales
Figura 5.34: Desviacion Estandar del Error (e ) y Efectividad en la Detectabilidad

S820, Aproximacion Multi-variable
El rango de esta metrica es de 6.5 a 6.8 ps, es decir que para los 5 caminos

y Electronica
209

objetivo se obtiene en promedio un retardo mnimo detectable de 19.5 %. Lo que
conlleva a obtener que los valores de la metrica son aproximadamente del 60 %,
figura 5.34(b).
210
5.3.1.
Sumario de Resultados
Para analizar globalmente los 8 circuitos ISCAS estudiados se presentan los diagramas de cajas y bigotes, estos diagramas permiten obtener una vision general de los
datos ya que indican la simetra y variabilidad de los mismos, con base en el valor
mnimo, los tres primeros cuartiles y el valor maximo. El primer cuartil de un grupo de
datos indica el valor en que el 25 % de los datos se ubican. El segundo cuartil en el que
se ubican el 50 % de los datos (mediana) y el tercer cuartil indica el valor en el que se
encuentran el 75 % de los datos. En el diagrama de cajas se tiene:
El rectangulo (caja) se forma desde el primer al tercer cuartil, indicando que el
50 % porciento de los datos estan contenidos en dicha region, es decir que los
extremos del rectangulo representan el primer y tercer cuartil.
La lnea central en la caja es conocida como la mediana o segundo cuartil, es
donde exactamente se encuentran el 50 % de los datos, si la variable analizada es
simetrica, esta lnea estara ubicada en el centro de la caja.
El recuadro en el centro de la caja indica el valor medio de los datos.
Las lneas que sobresalen del rectangulo son conocidas como los ((bigotes)) y
delimitan en que rango se encuentran el 95 % de los datos.
Si existe algun dato atpico, este se representa mediante una marca en la posicion
en la cual esta dicho valor en los extremos de los bigotes.
5.3.1.1.
En la figura 5.35(a) se presenta diagrama de cajas para la desviacion estandar del

error de los ISCAS estudiados, se observa que los circuitos con mayor cantidad de
caminos objetivos analizados presenta un mayor rango. Por ejemplo, para el C499 se
tiene una distribucion que presenta simetra ya que la media y la mediana tienen un
valor muy cercano y la longitud de los bigotes es comparable, lo que indica que la

y Electronica
211

cantidad de datos esta distribuida en ambos sentidos. Para el C1355 se obtiene una distribucion asimetrica con tendencia a los valores bajos de e , esto puede ser concluido
con base en a longitud de bigote inferior es mucho mayor que la del bigote superior.
Para el ISCAS C1908 se puede apreciar que los valores de desviacion estandar del
error presentan una menor variacion ya que el 95 % de los valores esta contenido entre
9 y 15 ps, y se puede concluir que este presenta una distribucion simetrica respecto
a la mediana. Para el ISCAS C2670 se obtienen valores altos en todo el rango de la
metrica estudiada y se observa que los datos no presentan simetra ya que la mediana
esta por debajo del valor medio. En cuanto al circuito C880 en comparacion con el
resto de circuitos trabajados, presenta poca variabilidad en los valores de e obtenidos
lo que indica que en promedio para los caminos estudiados se obtendra una desviacion
estandar del error similar.
(a) Desviacion Estandar del Error
Figura 5.35: Comparacion de Resultados Circuitos ISCAS: Aproximacion Bivariable
Para los circuitos secuenciales trabajados se puede concluir que el S1196 presenta
212

una distribucion simetrica con poca variabilidad. Mientras que el circuito S510, presenta una el mayor rango respecto a los otros dos circuitos secuenciales analizados.
Finalmente, para el ISCAS S820 se obtiene una caracterstica especial y es que los valores mnimo y maximo estan contenidos en el primer y tercer cuartil, por lo que los
bigotes no son necesarios para representar el rango de datos obtenidos, dado que todos
los valores estan contenidos entre el primer y el tercer cuartil.
En la figura 5.36(a) se grafica el diagrama de cajas para la metrica DE, la cual

indica que para los ISCAS que presentan menores valores de desviacion estandar del
error, se obtiene que presentara un mayor porcentaje de detectabilidad. Se observa para
el circuito C499 que tiene un amplio rango de valores en la metrica trabajada, esto se
debe a que esta metrica es una normalizacion a la desviacion estandar del retardo del
camino objetivo analizado, se determina entonces que el rango esta contenido entre el
15 y el 75 % de detectabilidad de retardos pequenos. Para el C1355 a pesar de ser un
circuito similar al C499 se obtiene que la mediana de los datos se ubica en un 58 % de
detectabilidad con un rango del 45 al 74 %.
El circuito C1908 es el que tiene un mayor porcentaje de detectabilidad ya que

su valor maximo es de casi el 80 % y el mnimo del 60 %, lo que indica que la mayora de defectos debidos a retardos pequenos en este circuito podran ser detectados
con la metodologa de deteccion estudiada. El circuito C2970 presenta una distribucion asimetrica con un valor de mediana de 58 %, este circuito muestra que existen dos
valores atpicos en ambos extremos de su distribucion, siendo el mas bajo de aproximadamente el 42 %. Nuevamente se obtiene que el circuito C880 presenta resultados
muy homogeneos y cercanos al valor de la mediana, por lo que en este circuito el porcentaje de deteccion puede decirse que sera del 70 % respecto a los caminos objetivos
estudiados.
Para los circuitos secuenciales estudiados se encuentra que el S1196 presenta una
distribucion asimetrica con tendencia a porcentajes de detectabilidad en el primer cuar
y Electronica
213
(a) Metrica DE ( %)
Figura 5.36: Comparacion de Resultados Circuitos ISCAS: Aproximacion Bivariable

til. Para el S510, se tiene que el valor medio de los datos se presenta el primer cuartil,
el cual corresponde a un porcentaje de detectabilidad del 60 %. En cuanto al circuito
S820 se observa que presenta un comportamiento similar al obtenido en el analisis de
desviacion estandar del error, dado que sus valores mnimo y maximo se encuentran
contenidos en el primer y tercer cuartil respectivamente.
5.3.1.2.
De igual forma se presentan el resumen de los resultados obtenidos con la aproximacion multi-variable, utilizando para cada camino objetivo un conjunto de 4 caminos
predictivos. El diagrama de cajas para los valores de desviacion estandar del error se
muestran en la figura 5.37(a), se observa que para todos los circuitos bajo analisis el
enfoque multiple disminuye la magnitud de e , por lo que el retardo mnimo detectable
tambien es menor.
214
(b) Metrica DE ( %)
Figura 5.37: Comparacion de Resultados Circuitos ISCAS: Aproximacion Multivariable
Para la metrica DE se observa el diagrama de cajas de la figura 5.37(b), se observa

que para todos los circuitos los porcentajes de detectabilidad aumentaron, esto puede
concluirse ya que las medianas presenta un mayor valor respecto al caso bi-variable.

y Electronica
215
5.3.1.3.
Comparacion de Aproximaciones
En la figura 5.38 se presenta una comparacion de los diagramas de cajas obtenidos

para ambos tipos de aproximaciones.
(b) Metrica DE ( %)
Figura 5.38: Comparacion entre las dos Aproximaciones, Bivariable (Caja

Izquierda)-Multivariable(Caja Derecha))
216

Se observa que para la aproximacion multivariable los valores de desviacion estandar
del error son menores que para el caso bivariable , lo que se ve reflejado en la metrica
DE demostrando que multiples caminos predictivos permiten aumentar el porcentaje
de detectabilidad de los defectos debidos a los retardos pequenos.
5.3.2.
Tiempos de Computo
En la tabla 5.12 se presenta el tiempo de computo requerido para obtener el analisis

de los caminos objetivos determinados estadsticamente para cada circuito ISCAS bajo
analisis. Se observa que el C499 y el C1355 son los que requieren un mayor tiempo de
computo dado que son los que presentan un mayor numero de caminos objetivos. Por
el contrario, los circuitos secuenciales S510 y S820 requieren solo de segundos para
realizar ambas tipos de aproximaciones.
Circuito
C499
C1355
C1908
C2670
C880
S 1196
S 510
S 820
Aproximacion
Bi-variable Multi-variable
1361
1827
618
996
496
817
51
80
109
136
19
31
4.2
7.1
1.1
4.9
Tabla 5.12: Tiempos de Computo en Analisis de los Circuitos ISCAS en Segundos.
5.4.
Conclusiones
En este capitulo ha sido presentada la implementacion y validacion de la herramienta HPSDD, en la que se analizan los camino topologicos de un circuito, se obtienen los
caminos objetivos a analizar y con la metodologa heurstica se determinan el camino o
conjunto de caminos que permiten obtener los mejores valores de desviacion estandar

y Electronica
217
5.4. Conclusiones
del error, los cuales indican el mnimo retardo detectable en presencia de variaciones
de proceso. Aplicando los metodos heursticos bi-variables se obtienen los caminos
que presentan un alto grado de correlacion con los caminos objetivos bajo analisis con
le fin mejorar el porcentaje de dectectabilidad de retardos pequenos. As mismo, utilizando un enfoque multi-variable se determina que al tener un conjunto de caminos
predictivos, teniendo en cuenta los efectos de multi-colinealidad, se puede disminuir la
magnitud del mnimo retardo detectable, aumentando el porcentaje de detectabilidad
de los defectos estudiados.
Se puede concluir que la magnitud del mnimo retardo detectable esta directamente
relacionada con el camino objetivo analizado y que depende de la estructura y las caractersticas del mismo. Ademas, del camino seleccionado con los metodos heursticos
dado que el analisis de correlacion se realiza con base en las caractersticas del mismo.
218
Captulo 6
Conclusiones
Los defectos debidos a pequenos retardos tienen un impacto considerable en tecnologas nanometricas ya que disminuye el yield del proceso, ademas tiene un impacto
directo sobre la confiabilidad de los circuitos debido a que con metodologas convencionales de pruebas no es posible detectar facilmente si los caminos del circuito presentan
este tipo de defectos. El impacto de las variaciones de proceso incrementa la complejidad en la deteccion debido a que no se conoce a priori a que se debe el incremento en
el retardo de un camino. Es decir no se conoce si es un retardo debido a una variacion
en los parametros de los transistores o un defecto en el proceso de manufactura.
En este trabajo se propone la aplicacion de una metodologa de deteccion de retardos pequenos, la cual con base en la informacion de correlacion entre caminos, permite
identificar la existencia de un defecto en presencia de las variaciones de proceso. Esta metodologa tiene como ventajas la deteccion de retardos pequenos sin importar el
tiempo de holgura (time slack) establecido en metodologas convencionales. Ademas
mejora la resolucion de defectos detectados para circuitos rapidos, tpicos o lentos sin
diferencia alguna. Por otra parte, permite disminuir el numero de defectos que escapan
a las pruebas, lo que significa un aumento de la confiabilidad del circuito. Esto mejora
el yield y la calidad del producto.

y Electronica
219
La metodologa se basa en la informacion de correlacion de un camino bajo prueba

y otro camino del circuito tal que se presente el mayor grado de correlacion posible
entre ellos. Haciendo medidas de retardo en los caminos se puede conocer el grado de
correlacion entre los caminos y si estos no cumplen el grado de correlacion estimado
se concluye que existe un defecto en alguno de los caminos. Por lo que es de vital importancia seleccionar correctamente los caminos a analizar.
En la primera etapa de este trabajo, se ha desarrollado en MALTAB una herramienta

estadstica de tiempos en la que se consideran los efectos de las variaciones de proceso en los parametros del transistor, utilizando el modelo de correlacion espacial para
estimar el efecto de las variables correlacionadas. La herramienta tambien considera
el impacto de las variables independientes analizando el fenomeno de fluctuaciones
aleatorias de los dopantes (Random Dopant Fluctuation). Con esta herramienta se han
determinado las principales caractersticas que dos caminos logicos deben poseer para
que exista un alto grado de correlacion entre los mismos. Los analisis han sido realizado con celdas estandar implementadas en tecnologa TSMC 0.18 m, las cuales son
pre-caracterizadas con simulaciones HSPICE para modelar la media y varianza del retardo.
Se ha propuesto una metodologa heurstica para seleccionar caminos que presenten correlacion con el camino bajo prueba. Estos heursticos permiten identificar en
adelanto aquellos caminos que presentaran un alto grado de correlacion respecto a un
camino bajo prueba con base en: la distancia de separacion entre los caminos, el grado
de correlacion estructural, la profundidad logica, la capacitancia de carga promedio del
camino y la distancia de separacion de las compuertas del camino a selecionar.
Con base en los metodos heursticos se ha implementado una herramienta estadstica de tiempos en C++ denominada HPSDD (Heuristic Path Selecction for Small Delay
220
Captulo 6. Conclusiones
Defects), la cual analiza un circuito con base en la informacion obtenida post-layout y
la informacion de las celdas estandar pre-caracterizadas en la tecnologa trabajada. La
herramienta HPSDD determina en primer lugar los caminos topologicos de un cirucuito, luego se obtiene el conjunto de caminos bajo prueba o caminos objetivos, se aplican
los metodos heursticos y la metodologa de deteccion de pequenos retardos presentada.
Con esta herramienta han sido analizados diferentes circuitos ISCAS implementados con Mentor Graphics en tecnologa TSMC 0.18 m, para las aproximaciones
bi-variable y multi-variable planteadas, siendo la primera aproximacion una alternativa
economica de pruebas mientras que la segunda permite resoluciones de deteccion mayores a un mayor costo y complejidad computacional. Los resultados obtenidos para
ambas aproximaciones muestran la viabilidad de la metodologa propuesta.

y Electronica
221
222
Apendice A
Desarrollo de una Herramienta
Estadstica en MATLAB
Para analizar el grado de correlacion entre caminos se aplican los conceptos revisados en este captulo y se obtiene una metodologa aplicable a cualquier conjunto de
caminos para determinar que tan correlacionados estan sus distribuciones de retardo.
Esta metodologa tiene como base un analisis estadistico de tiempos, que es implementado en MATLAB. Este analisis se conoce como Inter Path Analysis Correlation
(IPCA).
Para implementar la herramienta de IPCA se realizo la caracterizacion de celdas

estandar en la tecnologa TSMC 0.18 m de 16 tipos de compuertas. Se consideran
variaciones en el largo del canal, el ancho del canal, el espesor del o xido y el voltaje umbral, con un porcentaje de variacion del 10 % respecto al valor nominal de cada
parametro ( 3
=10 %). La caracterizacion se lleva a cabo utilizando la metodologa de
diseno de experimentos expuesta en [53], la cual tiene como finalidad obtener un polinomio que modela la respuesta deseada. A continuacion se presenta el modelado estadstico de las compuertas seguido de la descripcion de la herramienta implementada.

y Electronica
223
de Experimentos
A.1. Diseno
A.1.
de Experimentos
Diseno
El diseno de experimentos es una tecnica comunmente utilizada para optimizacion

y delimitacion de problemas, en la que, se definen una serie de experimentos con los
factores que sean de interes o bien que presenten un mayor impacto en la respuesta del
experimento. Dentro del diseno de experimentos existen distintas tecnicas, una de ellas
es el diseno factorial, donde existen ensayos o corridas las cuales se llevan a cabo con
todas las combinaciones posibles de acuerdo a los niveles y a los factores a analizar.
El numero de ensayos necesarios para definir el diseno depende de los niveles y los
factores utilizados, como se muestra en la expresion [53].
N = nk
(A.1)
Donde N es el numero de experimentos, k es el numero de factores o variables a

analizar y n el numero de niveles en los que se va a analizar cada factor. De acuerdo a
esto con cada combinacion se obtiene un resultado del experimento por lo cual es posible obtener una tabla donde se muestren los resultados de cada uno de los experimentos.
Por ejemplo, si se tiene un experimento donde el numero de factores o variables a analizar son k = 2 (A, B) y cada una de estas variables puede tomar 3 valores distintos,
es decir, presenta n = 3 niveles, la cantidad de experimentos necesarios de acuerdo a
la expresion A.1 , es N = (32 N = 9, en la tabla A.1 se ilustra como se realizan las
combinaciones para este ejemplo.
224
Captulo A. Desarrollo de una Herramienta Estadstica en MATLAB

A
A1
A1
A1
A2
A2
A2
A3
A3
A3
B
B1
B2
B3
B1
B2
B3
B1
B2
B3
Resultado
R1
R2
R3
R4
R5
R6
R7
R8
R9
Tabla A.1: Ejemplo Aproximacion Factorial.

Con estos resultados se obtiene una aproximacion de polinomios de Taylor de segundo orden, la cual depende de las variables involucradas, como se muestra de forma
general en la expresion A.2 para tres niveles.
R=C+
k
X
i=1
Ci Xi +
k
X
i=1
Cii Xi2
k
X
C i j Xi X j
(A.2)
1i j
Para el ejemplo anterior, aplicando al expresion A.2 se obtienen los polinomios de

segundo orden como se muestra en la expresion A.3, donde C0, C1, C2 C5, son
constantes, A y B son las variables y R el resultado del experimento.
R = C + C1 A + C2 B + C3 A2 + C4 B2 + C5 AB
(A.3)
De manera general se plantea una metodologa para la aplicacion del diseno factorial de experimentos: Definir el experimento; conocer las variables que se deben
analizar, definir el numero de niveles, es decir, cuantos valores distintos tomar a cada variable, finalmente determinar el numero de experimentos a realizar.
A.2.
Modelado Estadstico de Compuertas
El modelo estadstico del retardo de una compuerta queda determinado por la distribucion asiganda a los parametros de los transistores, ya que se trabaja con la suposicion

y Electronica
225
A.2. Modelado Estadstico de Compuertas

que estos parametros siguen una distribucion gaussiana, se obtiene que el retardo de la
compuerta queda determinado, a su vez por una distribucion gaussiana, Ec. A.4.
Dgate = N(D , D )
(A.4)
La distribucion gaussiana del retardo de una compuerta queda caracterizado con los
valores de la media y la desviacion estandar. Para obtener estos valores se realizaron simulaciones HSPICE para cada compuerta variando el tiempo de transicion a la entrada
entre 2 y 190 ps para un total de 24 capacitancias en un rango de 3 a 26 fF (Fig. A.1).
Con estos valores calculados y aplicando la metodologa de diseno de experimentos
expuesta en el apendice A, se procede a obtener un polinomio para las metricas que
caracterizan la compuerta analizada.
Figura A.1: Esquema de Caracterizacion de Compuertas
A.2.1.
Modelado de la Media del Retardo
El retardo nominal (media) de una compuerta presenta una dependencia directa con
el valor de la transicion a la entrada (tin ) y la capacitancia de carga (C L ), por lo que
es necesario modelar el comportamiento del mismo en funcion de dichos parametros,
ecuacion A.5.
gate = f (tin , C L )
(A.5)
En la figura A.2(a) se observa el plano obtenido para los 576 datos de retardos calculados con HSPICE para una compuerta inversora, se observa que el retardo para el
226

tiempo de bajada presenta un comportamiento lineal con el aumento de los dos parametros de interes, estos datos son aproximados a un polinomio de orden 4, al graficar los
valores obtenidos con este polinomio para los rangos especificados se observa en la
figura A.2(b) que en gran medida el polinomio aproxima el comportamiento de HSPICE, lo cual se comprueba al graficar en la figura A.2(c) los porcentajes de error del
polinomio respecto a HSPICE, el cual en promedio es del 0.255 %.
(a) HSPICE
(b) Polinomio
(c) Error HSPICE-Polinomio
Figura A.2: Modelado de la Media del Retardo
A.2.2.
Modelado del Tiempo Transicion de Salida
Dado que se utiliza la aproximacion estadistica basada en caminos, una compuerta

es componente fundamental de las trayectorias. Por lo que se hace necesario caracteri
y Electronica
227
A.2. Modelado Estadstico de Compuertas

zar el tiempo de transicion a la salida de una compuerta, ya que este valor representa el
tiempo de transicion a la entrada de la siguiente compuerta.
tout = f (tin , C L )
(A.6)
El tiempo de transicion a la salida depende del tiempo de transicion a la entrada y

de la capacitancia de carga de la compuerta. En la figura A.3(a) se presenta el plano
obtenido con HSPICE para el rango de valores trabajado para el tiempo de bajada.
Se observa que al igual que el retardo, se tiene un comportamiento muy lineal con el
incremento de los factores. Evaluando el polinomio para este caso se obtiene la figura
A.3(b), en la que se observa que existe la misma tenedencia en los datos. En la figura
A.3(c) se presenta la grafica de los errores del polinomio respecto a HSPICE con un
error promedio de aproximacion del 0.277 %.
A.2.3.
Modelado de la Varianza del Retardo
La varianza del retardo de una compuerta es el producto de las desviaciones estandar

de cada parametro y la sensibilidad del retardo ante esta variacion. Ya que el primero
de estos factores es constante y se conoce que la sensibilidad presenta una dependencia
con el valor de la transicion de entrada y la capacitancia de carga, se puede concluir
que la varianza tambien presenta una dependencia con respecto a estos, Ec. A.7.
2gate
k
X
S m2 2m
m=1
(A.7)
S m = f (tin , C L )
Mediante un analisis de Monte Carlo se obtiene los valores de sensibilidad para los
parametros trabajados en el rango de transicion a la entrada y capacitancia de carga
establecidos. En la figura A.4(a) se presenta el plano obtenido para la sensibilidad del
retardo ante variaciones en la longitud del canal, se observa en este caso que existen
efectos no lineales para capacitancias bajas y tiempos de transicion altos.
228
(a) HSPICE
(b) Polinomio
Figura A.3: Modelado del Tiempo de Transicion de Salida

Una vez obtenido el polinomios que modela este plano, se grafican los valores en
la figura A.4(b), la cual indica que se mantiene la tendecia respecto a los valores obtenidos con HSPICE. Los errores entre los valores obtenidos aplicando el polinomio de
sensibilidad y los obtenidos en HSPICE se grafican en la figura A.4(c), obteniendose
un error promedio del 1.454 %.
A.3.
Descripcion General de la Herramienta IPCA
Una vez determinado conceptualmente como se debe calcular el grado de correlacion entre caminos es necesario plantear una estructura metodologica con el fin de

y Electronica
229
A.3. Descripcion General de la Herramienta IPCA
(a) HSPICE
(b) Polinomio
Figura A.4: Sensibilidad del Retardo Ante Variaciones en la Longitud del Canal
analizar la correlacion entre caminos. La herramienta de Inter Path Correlation Analisys (IPCA) fue implementada en MATLAB y desarrolla el diagrama de flujo mostrado
en la figura A.5.
La herramienta tiene como archivos de entrada el netlist a nivel compuerta de los

caminos a analizar, los polinomios que modelan el valor medio del retardo, los polinomios de tiempo de transicion a la salida de las compuertas y los valores de sensibilidad
del retardo ante variaciones correlacionadas en los paramtros (L, W, T ox , Vth ) y variaciones independientes en el voltaje umbral. Una vez cargado el netlist, se procede a
calcualar el valor del tiempo de transicion a la salida de cada compuerta que compone
230
Figura A.5: Diagrama de Flujo Herramienta IPCA
los caminos, dado que este valor es necesario para calcular la media del retardo y la
magnitud de los valores de sensilidad para poder calcular la varianza de los caminos y
la covarianza entre estos.
Se calcula el valor de varianza debido a parametros espacialmente correlacionados

y Electronica
231
A.3. Descripcion General de la Herramienta IPCA

aplicando la ecuacion 3.30, y si se desea tambien se puede anadir el efecto en la varianza de las variaciones independientes utilizando la bandera IV con valor de 1. Para
el primer caso la varianza total es igual a la varianza correlacionada y para el segundo caso el valor de varianza total es igual a la suma de la varianza correlacionada e
independiente. Una vez calculado el valor de varianza total, se obtiene la desviacion
estandar del retardo para cada camin, se procede a calcular la covarianza entre los caminos utilizando la ecuacion 3.34. Con esto y con los valores de desviacion estandar
del retardo se procede a aplicar la ecuacion 3.37, la cual finalmente indica el grado de
correlacion entre los caminos analizados.
232
A.4.
Validacion de la Herramienta IPCA
La caracterizacion de la librera consta de dos partes principales, la primera de estas

se enfoco en obtener polinomios que modelen el retardo medio de cada compuerta en
funcion del tiempo de transicion a la entrada y la capacitancia de carga de cada compuerta y la segunda parte se enfoco en obtener un modelado de la varianza del retardo de
cada compuerta ante variaciones de proceso en los cuatro parametros de interes L, W,
T ox y Vth utilizando un analisis de monte Carlo de 1000 iteraciones cada uno y conside=10 %).
rando una desviacion estandar de los parametros del 10 % del valor nominal ( 3
En la tabla A.2 se presenta el valor medio y la desviacion estandar del retardo junto
con el porcentaje de error asociado a cada una de las entradas de las compuertas de
interes. As mismo en la tabla A.3 se presenta el caso en el que las compuertas presentan una transicion de subida en el nodo de salida. Como se observa en ambas tablas la
caracterizacion de las compuertas coincide con los datos obtenidos por Hspice, obteniendose un porcentaje promedio de error de 0.071 % para el valor medio del retardo
de bajada y del 0.048 % para el de subida. En cuanto a la desviacion estandar del retardo se obtiene que para el tiempo de bajada su error promedio es aproximadamente del
0.774 % y para el de subida de 0.370 %.

y Electronica
233
A.4. Validacion de la Herramienta IPCA

Compuerta
Pin Entrada
INV
1
1
2
1
2
3
1
2
3
4
1
2
1
2
3
1
2
3
4
1
2
1
2
3
1
2
3
4
1
2
1
2
3
1
2
3
4
1
2
1
2
1
AND02
AND03
AND04
NAND02
NAND03
NAND04
OR02
OR03
OR04
NOR02
NOR03
NOR04
XOR2
XNOR2
BUFF
SPICE
D (ps)
63.60
57.23
61.69
57.27
65.74
70.10
62.44
74.56
82.26
86.32
108.7
120.4
112.4
126.2
137.6
123.0
137.6
150.0
159.8
138.9
119.9
173.5
157.9
122.0
233.0
218.9
185.5
135.0
86.44
70.73
98.22
87.86
68.37
69.76
69.18
62.96
49.02
137.3
119.8
118.5
139.6
89.83
IPCA
D (ps)
63.46
57.16
61.53
57.18
65.60
69.99
62.36
74.45
82.23
86.37
108.8
120.4
112.4
126.2
137.7
123.0
137.6
150.0
159.9
139.0
119.9
173.6
157.9
122.1
233.1
219.0
185.5
135.0
86.42
70.57
98.27
87.83
68.22
69.75
69.18
62.90
48.93
137.3
119.8
118.5
139.7
89.86
Error ( %)
0.2202
0.1315
0.2547
0.1495
0.1978
0.1513
0.1177
0.1429
0.0442
0.0577
0.0443
0.0324
0.0014
0.0138
0.0310
0.0010
0.0288
0.0033
0.0361
0.0582
0.0616
0.0557
0.0302
0.0324
0.0396
0.0166
0.0081
0.0292
0.0139
0.2261
0.0569
0.0425
0.2239
0.0071
0.0060
0.0892
0.1807
0.0194
0.0106
0.0138
0.0628
0.0347
SPICE
D (ps)
1.853
1.642
1.787
1.648
1.880
2.101
1.844
2.380
2.547
2.733
3.793
4.370
3.913
4.628
5.230
4.286
5.040
5.701
6.193
5.390
4.521
7.116
6.371
4.553
10.06
9.346
7.589
5.010
2.561
2.071
2.671
2.539
1.939
1.695
1.782
1.723
1.334
5.229
4.420
4.213
5.159
5.530
IPCA
D (ps)
1.850
1.628
1.796
1.653
1.965
2.127
1.834
2.288
2.570
2.712
3.778
4.382
3.918
4.640
5.227
4.282
5.035
5.682
6.201
5.400
4.509
7.130
6.372
4.554
10.05
9.336
7.602
4.996
2.568
2.073
2.789
2.530
1.936
1.702
1.768
1.685
1.277
5.225
4.396
4.222
5.055
5.530
Error ( %)
Tabla A.2: Media y Desviacion Estandar del Retardo: Tiempo de Bajada.

234
0.170
0.845
0.488
0.338
4.523
1.243
0.566
3.869
0.902
0.762
0.384
0.264
0.143
0.255
0.057
0.089
0.095
0.335
0.126
0.170
0.257
0.196
0.013
0.035
0.052
0.104
0.172
0.276
0.273
0.078
4.385
0.354
0.159
0.385
0.777
2.157
4.337
0.074
0.547
0.227
2.020
0.005

Compuerta
Pin Entrada
INV
1
1
2
1
2
3
1
2
3
4
1
2
1
2
3
1
2
3
4
1
2
1
2
3
1
2
3
4
1
2
1
2
3
1
2
3
4
1
2
1
2
1
AND02
AND03
AND04
NAND02
NAND03
NAND04
OR02
OR03
OR04
NOR02
NOR03
NOR04
XOR2
XNOR2
BUFF
SPICE
D (ps)
80.26
71.92
81.89
70.54
84.26
95.51
65.16
79.07
90.31
99.48
1.158
1.202
1.260
1.345
138.9
146.5
158.2
165.9
169.7
131.9
114.3
174.2
154.9
124.3
212.8
198.1
172.8
136.8
121.6
103.3
161.4
145.5
107.5
220.1
204.9
170.4
111.9
158.2
131.8
132.4
136.6
78.30
IPCA
D (ps)
80.08
71.79
81.88
70.42
84.23
95.58
65.10
79.03
90.32
99.54
1.158
1.201
1.260
1.344
138.8
146.4
158.1
165.8
169.7
131.9
114.3
174.2
154.9
124.4
212.9
198.1
172.7
136.9
121.6
103.2
161.4
145.5
107.4
220.1
204.9
170.4
111.9
158.2
131.7
132.3
136.6
78.24
Error ( %)
0.223
0.187
0.007
0.162
0.037
0.066
0.092
0.049
0.004
0.059
0.031
0.103
0.036
0.090
0.065
0.014
0.084
0.026
0.007
0.011
0.029
0.012
0.010
0.021
0.041
0.013
0.006
0.016
0.016
0.106
0.031
0.018
0.086
0.021
0.003
0.005
0.011
0.021
0.050
0.038
0.041
0.069
SPICE
D (ps)
3.227
2.934
3.426
2.850
3.583
4.167
2.589
3.356
3.975
4.469
4.652
4.805
5.042
5.332
5.440
5.824
6.200
6.488
6.684
5.084
4.459
6.352
5.790
4.766
7.512
7.072
6.391
5.201
5.314
4.421
7.358
6.617
4.658
10.44
9.655
7.924
4.887
6.124
5.181
5.474
5.613
14.49
IPCA
D (ps)
3.237
2.906
3.427
2.855
3.584
4.174
2.617
3.354
3.971
4.468
4.629
4.804
5.019
5.338
5.503
5.811
6.280
6.546
6.699
5.073
4.481
6.334
5.797
4.786
7.418
7.127
6.396
5.217
5.295
4.439
7.372
6.596
4.656
10.47
9.716
7.901
4.867
6.130
5.167
5.454
5.617
14.50
Error ( %)
0.301
0.936
0.021
0.176
0.031
0.173
1.058
0.069
0.105
0.027
0.481
0.015
0.464
0.128
1.155
0.223
1.281
0.898
0.233
0.222
0.491
0.281
0.119
0.427
1.249
0.784
0.089
0.312
0.357
0.399
0.190
0.329
0.052
0.266
0.626
0.284
0.411
0.110
0.269
0.372
0.065
0.065
Tabla A.3: Media y Desviacion Estandar del Retardo: Tiempo de Subida.

y Electronica
235
A.4.1.
Comportamiento a Nivel Camino
Una vez caracterizadas todas las compuertas para cada uno de los escenarios planteados, se procede a obtener una comparacion del modelo lineal trabajado respecto a
simulaciones HSPICE para un camino compuesto por diferente numero de compuertas
logicas. Para realizar la comparacion se procede a simular un camino de 2 inversores
y de 5 inversores bajo la suposicion que no existe correlacion entre los parametros de
las compuertas. Esto queda representado en la herramienta IPCA bajo las condiciones
del modelo de correlacion espacial, mostradas en la tabla A.4 para variaciones intra e
inter-die.
K [ %]
CD [ul]
WID
100
1e6
D2D
0
10e6
Tabla A.4: Consideraciones Modelo Exponencial de Correlacion.
Figura A.6: Cadena 2 Inversores
Cadena 2 Inversores Para una cadena de dos inversores con el cambio en la capacitancia de carga de los nodos de salida de cada compuerta entre 2 y 22 fF se obtienen las
figuras A.7(a) para el tiempo de bajada y A.7(b) para el tiempo de subida. Ambos casos
se compara con el valor obtenido con HSPICE y con la herramienta IPCA, se observa
que para ambos casos la tendencia se mantiene.
236
(a) Tiempo de Bajada
(b) Tiempo de Subida
Figura A.7: Comparacion Hspice-Matlab

En la tabla A.5 se muestran los valores de varianza para tres capacitancias de carga
diferentes, obtenidos con Hspice y con la herramienta IPCA, encontrandose que el
porcentaje promedio de error es del 17.4 % para la transicion de bajada y de 11.18 %
para la de subida. Estos porcentajes de error son causados por los efectos no lneales
que no son considerados en la herramienta y que el simulador si lo hace.
C L [fF]
2
8
14
Tiempo de Bajada
HS PICE
IPCA
5,36579e24 4,3038e24
1,34499e23 1,12315e23
2,51592e23 2,11926e23
ERROR
19,792
16,494
15,766
Tiempo de Subida
HS PICE
IPCA
ERROR
4,72638e24 4,03629e24 14,601
1,17805e23 1,06818e23
9,327
23
23
2,18850e
2,00901e
8,202
Tabla A.5: Porcentajes Error HSPICE-IPCA: Cadena 2 Inversores
Figura A.8: Cadena 5 Inversores

Cadena 5 Inversores De igual forma que en el caso anterior se analiza para un camino compuesto por 5 inversores, bajo la suposicion de un grado de correlacion entre

y Electronica
237

compuertas de cero. Los valores de varianza en el tiempo de bajada son mostrados en
la figura A.9(a) y de varianza en el tiempo de subida en la figura A.9(b). Nuevamente,
se obtiene que el comportamiento es coherente obtenidos con la herramienta IPCA.
(a) Tiempo de Bajada
(b) Tiempo de Subida
Figura A.9: Comparacion Hspice-Matlab

El error promedio en este caso es de 19.04 % para la transicion de bajada y de
18.95 % para la de subida, en la tabla A.6 se resumen los datos obtenidos para tres
diferentes valores de capacitancia.
C L [fF]
2
8
14
Tiempo de Bajada
HS PICE
IPCA
1,27810e23 1,02626e23
3,26334e23 2,73522e23
6,14721e23 5,11878e23
ERROR
19,704
16,183
16,730
Tiempo de Subida
HS PICE
IPCA
1,39369e23 1,10718e23
3,53865e23 2,9691e23
6,66083e23 5,56275e23
Tabla A.6: Porcentajes Error HSPICE-IPCA: Cadena 5 Inversores
238
ERROR
20,558
16,095
16,486
Apendice B
Analisis Herramienta HPSDD
Se presenta el algoritmo utilizado para la implementacion de la metodologa de
seleccion heurstica de caminos y de la herramienta HPSDD en C:
B.1.
Diagramas de Flujo de Seleccion de Caminos.
Para la metodologa de seleccion heurstica se utilizan tres heursticos explicados

en el captulo 4, a continuacion se presenta el diagrama de flujo y la explicacion de
cada uno:
B.1.1.
H-Spatial
En la figura B.1 se presenta el diagrama de flujo para el heurstico H-Spatial. Para

cada camino objetivo se procede a analizar la metrica AIPD respecto a cada camino
candidato. En primer lugar se calcula la distancia entre caminos (IPD), para esto se
procede a obtener la distancia entre cada compuerta del camino A respecto a cada
compuerta del camino B hasta completar el numero de compuertas total en cada camino
(NA y NB ).
y luego se promedia para obtener el valor final de la metrica establecida. Una vez
obtenidos todos los valores, se determina el valor mnimo existente entre los caminos.

y Electronica
239
B.1. Diagramas de Flujo de Seleccion de Caminos.

Para determinar el valor de AIPDUmbral se procede a asignarle un porcentaje definido
por el usuario para determinar la region en la que se consideran caminos candidatos
proximos al objetivo.
Figura B.1: Diagrama de Flujo Heurstico H-Spatial

Luego el valor de AIPD para cada uno de los caminos es comparado con el valor AIPDUmbral y aquellos caminos que cumplen la condicion son organizados en la
variable Rank1 desde el mas cercano al mas lejano, estos son los caminos que seran
analizados con el siguiente heurstico. Los caminos que no cumplen son organizados
en la variable Rank2 desde el mas cercano al mas lejano y en caso de no existir caminos
que cumplan la condicion son los que seran analizados en el proximo heurstico.
240
Captulo B. Analisis Herramienta HPSDD
B.1.2.
H-Structural
En la figura B.2 se muestra el diagrama del flujo del heurstico H-Structural. Se procede a deteminar el numero de compuertas compartidas (SG) entre el camino objetivo
y los caminos seleccionados con el anterior heurstico, una vez obtenida la informacion
del grado de correlacion estructural ( st ), dividiendo SG entre el numero total de compuertas en el camino objetivo NT PO , luego se procede a realizar un filtrado con base en
los lmites establecidos para los rangos de correlacion estructural baja-media-alta.
Figura B.2: Diagrama de Flujo Heurstico H-Structural

La informacion de correlacion estructural es comparada con el lmite superior del
rango de baja correlacion ( stl ) y aquellos caminos que cumplen con esta condicion

y Electronica
241

son organizados en la variable de control RankL en caso de existir caminos en esta
variable son los que seran analizados con el siguiente heurstico. Si esta condicion
no se cumple se procede a comparar el grado de correlacion estructural con el lmite
inferior del rango de alta correlacion ( sth ), estos caminos son descartados debido a que
al compartir un gran numero de compuertas con el camino objetivo la informacion que
aporta al analisis no es significativa, los cuales son organizados en RankH. Si ninguna
de las condiciones es cumplida, indica que el existe un grado de correlacion estructural
medio y se procede a organizar la informacion de los caminos de menor a mayor valor
en la variable RankM.
B.1.3.
H-Variance
Este heurstico es el u ltimo aplicado y con base en la informacion de los caminos

que han sido preseleccionados con los anteriores metodos se procede a determinar cual
es el camino que presenta el menor valor de varianza, figura B.3.
Como se expone en heurstico H-Spatial existen dos regiones en las que la varianza
presenta un comportamiento diferenciado, las cuales quedan definidas por la distancia
mnima promedio. Para el caso en el que se cumple esta condicion se procede a obtener
la profundidad logica de los caminos y a organizarlos desde el que presenta el mayor
hasta el menor numero de compuertas h-Depth. Para el caso contrario, la organizacion
es inversa ya que en esta region son necesarios caminos con poca profundidad logica
para obtener el menor valor de varianza del retardo posible.
Para un subconjunto de los caminos organizados segun su profundidad logica se
procede a determinar la capacitancia promedio de los mismos (h-Capacitance), sumando los valores de capacitancia interna de nodo y dividiendolo entre el numero de
nodos, luego se procede a organizar estos caminos con desde el que presenta un menor
hasta un mayor valor de capacitancia.
Luego a un subconjunto de los caminos organizados segun su capacitancia promedio, se procede a obtener la distancia promedio entre las compuertas del mismo camino,
242
Figura B.3: Diagrama de Flujo Heurstico H-Variance
y se procede a organizarlos desde el que presenta un mayor a un menor valor (h-AIGD).

Finalmente, se obtiene un subconjunto de estos caminos, los cuales son organizados en
la variable Rank4. Estos son los caminos a ser utilizados en la metodologa de deteccion
de pequenos retardos.

y Electronica
243
B.1.4.
Algoritmo de los Metodos Heursticos.
Se presenta el algoritmo implementado en C++ para la determinar mediante los

metodos heursticos propuestos la seleccion de caminos que permitan obtener la mejor
resolucion en la metodologa de deteccion de retardos pequenos. La metodologa inicia
con una etapa inicial en la que se implementa un analisis estatico de tiempos mediante
un analisis de esquinas y luego con un analisis estadstico para determinar los caminos
objetivos, a los cuales con los heursticos propuestos se obtendra un camino predictivo.
244
Algorithm 1 Seleccion Heurstica de Caminos

Leer Set de Caminos Objetivos SPO
Leer Set de Caminos Predictivos
NPO Obtener Numero de Caminos Objetivos
for i=0; i==NPO; i++ do
for j=0; j==NCP; j++ do
. H-Spatial
AIPD(j)= Distancia Entre( PO(i) y PC(j))
end for
..
.
Min=Valor Mnimo de AIPD
Umbral = Min + Min
NPHR1=0
. Numero de Caminos en Rank1
NPHR2=0
. Numero de Caminos en Rank2
for j=0; j==NCP; j++ do
if AIPD(i,j) Umbral then
NPHR1=NPHR1+1
else
NPHR2=NPHR2+1
end if
end for
if NPHR1!=0 then
for k=0; kNPHR1; k++ do
Calculo de Compuertas Compartidas(PO(i)-HR1(k))
. H-Structural
Grado de Correlacion Estructural Parcial st (k)
0
if st (k) lst then
. lst Baja
NPLST=NPLST+1
end if
if lst < st (k) < hst then
. mst Media
NPMST=NPMST+1
end if
if st (k) hst then
. hst Alta
NPHST=NPHST+1
end if
if NPLS T , 0 then
. H-Variance
RankL: Organizar Caminos Rango de Baja Correlacion Estructural
for l=0; l NPA; l++ do
Calculo de Capacitancia Promedio C Prom
. H-Capacitance;
end for

y Electronica
245
B.2. Algoritmo de la Herramienta HPSDD

RankC: Organizar en Orden Ascendente
for l1=0; l1 NPG; l1++ do
Calculo del Numero de Compuertas
. H-Depth;
end for
RankNG Organizar en Orden Descendente
for l2=0; l2 NPD; l2++ do
Calculo Distancia Promedio Entre Compuertas
. H-AIGD;
end for
..
.
RankGD: Organizar en Orden Descendente
Determinar el numero de caminos a analizar del conjunto PF.
if PF > PND then
El maximo valor a seleccionar es PND
else
Imprimir el conjunto de caminos en Rank4
end if
end if
end for
Aplicar Metodologa de Deteccion de Retardos Pequenos al Conjunto de Caminos en Rank4
end if
B.2.
Algoritmo de la Herramienta HPSDD
A continuacion se presenta el algoritmo de la herramienta implementada en C++,

se inicia con la lectura de la informacion de la tecnologa a utilizar, se cargan los polinomios de la media del retardo, los de el tiempo de transicion a la entrada de las
compuertas y los de las sensibilidades para analizar variaciones correlacionadas e independientes, ademas se carga la descripcion circuital de las compuertas.
246
Algorithm 2 Herramienta HPSDD

Leer Descripcion a Nivel Transistor
Leer Descripcion a Nivel Compuerta
Leer Descripcion de pines de entrada-salida
Leer Descripcion de compuertas utilizadas (LVS)
Leer Coeficientes de retardo
Leer Coeficientes de tiempo de transicion
Leer Coeficientes de sensibilidad
Obtener los caminos topologicos del circuito
. STA
Obtener el retardo de cada camino utilizando la esquina lenta-lenta
Determinar el camino con el mayor retardo
Determinar el umbral de comparacion utilizando la esquina FF
Clasificar los caminos topologicos que en su esquina SS sobrepasan el umbral calculado
Realizar analisis estadstico para determinar los caminos objetivos
. Set PO
Seleccionar analisis deseado
if ( thenAnalisis == ((Bivariable)))
. NPO: Numero de Caminos Objetivos
Aplicar Metodos Heursticos Seleccion Bivariable de Caminos
Aplicar Metodologa de deteccion de SDD
. SSTA
Imprimir archivos de comparacion Matlab
end for
else
Aplicar Metodos Heursticos Seleccion Multiple de Caminos
Aplicar Metodologa de deteccion de SDD
. SSTA
Imprimir archivos de comparacion Matlab
end for
end if=0

y Electronica
247
B.2. Algoritmo de la Herramienta HPSDD
248
Apendice C
Circuitos ISCAS Implementados
Los circuitos ISCAS son circuitos estandar de prueba [77]. Han sido ampliamente
utilizados desde que fueron determinados en el International Symposium on Circuits
and Systems en 1985. Los circuitos son disenos industriales de los cuales su funcion y
diseno a alto nivel no han sido publicados, principalmente por razones de confidencialidad y en segundo lugar para que sean reconocidos como circuitos con logica aleatoria
sin una estructura a alto nivel especificada.
Son un grupo de circuitos bien definidos tanto a nivel compuerta como a nivel funcional, implementados con bloques logicos generales como compuertas logicas, multiplexores, decodificadores, etc. Son ampliamente utilizados en el diseno de circuitos
integrados digitales en las a reas de verificacion, generacion de pruebas, distribucion de
reloj, consumo de potencia y analisis temporales.
Cada circuito utilizado en este trabajo es caracterizado en la tabla C.1. Los circuitos
analizados fueron implementados en Mentor Graphics. El kit de diseno ASIC (ADK
v3.1) es utilizado para crear el layout de cada circuito desde su escritura en verilog. La
tecnologa utilizada es la proveida por Taiwan Semiconductor Manufacturing Company
(TSMC) de 0.18 m:

y Electronica
249
C.1. ISCAS C499
Circuito
Funcion
C499
C1355
C1908
C2670
C880
S1196
S510
S820
Circuito SEC de 32 Bits

Circuito SEC de 32 Bits
Circuito SEC/DED de 16 Bits
ALU de 12 Bits con Controlador
ALU de 8 Bits
Controlador de Alto Nivel
Compuertas
190
178
225
393
241
431
183
270
Numero
Transistores Entradas
800
41
1348
41
1460
33
2146
155
1104
60
2032
25
2146
25
1258
23
Tabla C.1: Caractersticas Circuitos ISCAS Implementados
C.1.
ISCAS C499
Figura C.1: C499 Circuito SEC de 32
250
Salidas
32
32
25
50
26
13
13
24
Captulo C. Circuitos ISCAS Implementados
C.2.
ISCAS C1355
Figura C.2: C1355:Circuito SEC de 32 Bits

y Electronica
251
C.3. ISCAS C1908
C.3.
ISCAS C1908
Figura C.3: C1908:Circuito SEC/DED de 16 Bits
252
C.4.
ISCAS C2670
Figura C.4: C2670: ALU de 12 bits con Controlador

y Electronica
253
C.5. ISCAS C880
C.5.
ISCAS C880
Figura C.5: C880: ALU de 8 bits
254
C.6.
ISCAS S1196
Figura C.6: S1196: Controlador de Alto Nivel

y Electronica
255
C.7. ISCAS S510
C.7.
ISCAS S510
256
C.8.
ISCAS S820

y Electronica
257
C.8. ISCAS S820
258

Indice
de figuras
1.1. Clasificacion de las variaciones de acuerdo a su fuente . . . . . . . . .
1.2. Hot Carriers Injection . . . . . . . . . . . . . . . . . . . . . . . . . .
1.3. Time Dependent Dielectric Break-down . . . . . . . . . . . . . . . . .
1.4. Electromigracion . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.5. Clasificacion de las variaciones de Proceso . . . . . . . . . . . . . . . .
1.6. Geometria de las interconexiones . . . . . . . . . . . . . . . . . . . . . 10

1.7. Variacion del ancho de la linea de interconexiones . . . . . . . . . . . . 11
1.8. Dishing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
1.9. Erosion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
1.10. Variacion de la distancia entre las lineas de interconexion S . . . . . . . 13
1.11. Variacion en los parametros geometricos de los dispositivos . . . . . . . 14
1.12. Clasificacion de las variaciones inter-die. . . . . . . . . . . . . . . . . 15
1.13. Orientacion de los dispositivos dentro de la oblea . . . . . . . . . . . . 15
1.14. Regiones dentro de la oblea . . . . . . . . . . . . . . . . . . . . . . . . 16
1.15. Variaciones D2D [18] . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
1.16. Correlacion entre dispositivos dependiente de la distancia . . . . . . . . 18
1.17. Fotolitografa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
1.18. Creciemiento del o xido . . . . . . . . . . . . . . . . . . . . . . . . . . 20
1.19. Impantacion Ionica . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
1.20. Dispositivos no correlacionados . . . . . . . . . . . . . . . . . . . . . 24

y Electronica
259

INDICE
DE FIGURAS
1.21. Disminucion del Numero de Dopantes debido al Escalamiento Tecnologico . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
1.22. Variacion en los Bordes. . . . . . . . . . . . . . . . . . . . . . . . . . 26
1.23. Creciemiento del o xido . . . . . . . . . . . . . . . . . . . . . . . . . . 26
1.24. Clases de defectos de circuito abierto . . . . . . . . . . . . . . . . . . . 31
1.25. Defecto de Corto Circuito . . . . . . . . . . . . . . . . . . . . . . . . . 32
1.26. Metodologa de Pruebas IDDQ , [38] . . . . . . . . . . . . . . . . . . . . 34
1.27. Circuito de Ejemplo para el Enfoque de Transicion. . . . . . . . . . . . 36
1.28. Diagrama Temporal Circuito Bajo Analisis. . . . . . . . . . . . . . . . 37
1.29. Circuito Analizado en el Modelo de Retardo de Caminos . . . . . . . . 38
1.30. Diagrama Temporal Circuito Analizado . . . . . . . . . . . . . . . . . 39
1.31. Distribucion de Fallas Debidas a Defectos de Retardo. [43] . . . . . . . 41
1.32. Circuito Utilizado Para Explicar el Concepto de Retardos Pequenos . . 41
1.33. Diagrama Temporal para Prueba Convencional de Retardo. . . . . . . . 42
1.34. El nuevo ciclo del reloj queda establecido por la distribucion estadstica
del LCP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
1.35. Distribuciones de Retardo Para Dos Caminos Con Diferentes Magnitudes de Defecto. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
1.36. Distribucion de retardo para un Circuito. . . . . . . . . . . . . . . . . . 46
2.1. Grafica del residuo [52]. . . . . . . . . . . . . . . . . . . . . . . . . . 55
2.2. Regresion a la media [52]. . . . . . . . . . . . . . . . . . . . . . . . . 56
2.3. Diagrama de Venn Para Dos Variables Aleatorias X e Y con un grado
de correlacion de 0.7 . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
2.4. Representacion en diagrama de venn para las varianzas de las variables
aleatorias X e Y. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
2.5. Normalidad . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
2.6. Linealidad . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
260

INDICE
DE FIGURAS
2.7. Diferentes Tipos de Uniformidad de las Distribuciones de Dos Variables Aleatorias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
2.8. Diagrama de Venn con Dos Variables Predictoras . . . . . . . . . . . . 65
2.9. Diagrama de Venn Variables Predictivas X1 X2 =0 . . . . . . . . . . . . . 67
2.10. Comportamiento de las Variables . . . . . . . . . . . . . . . . . . . . . 69
2.11. Diagrama de Flujo de la Metodologa Deteccion de Retardos Pequenos . 71
2.12. Correlacion Ideal Entre Variables . . . . . . . . . . . . . . . . . . . . . 72
2.13. Rango de Deteccion . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
2.14. Diagrama de Venn Multiples Variables Predictoras . . . . . . . . . . . 78
2.15. Efecto la Correlacion Correlacion Entre Camino X Sobre Camino Y . . 79
2.16. Mnima variacion del retardo que puede ser detectada. . . . . . . . . . . 80
2.17. Representacion Grafica Figura de Merito DE . . . . . . . . . . . . . . 82
2.18. Diagrama de Tiempos Para un Circuito con Respuesta Temporal RapidaTpica-Lenta. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
2.19. Diagrama de Tiempos Para un Circuito con Respuesta Temporal Lenta
y Rapida. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
2.20. Representacion de los diferentes escenarios en los que un defecto puede
ser detectado . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
2.21. Distribucion del Retardo de dos Caminos Analizados. . . . . . . . . . . 87
2.22. Metodologa de Muestreo del Retardo. [61] . . . . . . . . . . . . . . . 89
3.1. Esquinas de Proceso . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
3.2. Propagacion del retardo en el analisis basado en bloques . . . . . . . . 95
3.3. Propagacion del retardo en el analisis basado en caminos . . . . . . . . 95
3.4. Efecto Random Dopant Fluctuation [70] . . . . . . . . . . . . . . . . . 98
3.5. Pasos del Proceso de Fabricacion de un Inversor CMOS. . . . . . . . . 100
3.6. Modelo de Rejillas . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
3.7. Inconvenientes Modelo de Rejillas [56] . . . . . . . . . . . . . . . . . 103
3.8. Modelo Exponencial [74]. . . . . . . . . . . . . . . . . . . . . . . . . 104

y Electronica
261

INDICE
DE FIGURAS
3.9. Distancia Entre Compuertas . . . . . . . . . . . . . . . . . . . . . . . 105
3.10. Impacto de la distancia de correlacion para cada tipo de variacion. . . . 107
3.11. Circuito con Correlacion Estructural . . . . . . . . . . . . . . . . . . . 108
3.12. Camino Analizado: Cadena de 2 Compuertas . . . . . . . . . . . . . . 114
3.13. Cadena de N Compuertas . . . . . . . . . . . . . . . . . . . . . . . . . 117
3.14. Caminos de dos compuertas . . . . . . . . . . . . . . . . . . . . . . . 118
3.15. Covarianza Entre caminos de N compuertas . . . . . . . . . . . . . . . 120
3.16. Dos caminos con correlacion estructural . . . . . . . . . . . . . . . . . 121
4.1. Caminos de Inversores con N Compuertas . . . . . . . . . . . . . . . . 127
4.2. Impacto Porcentajes de Variabilidad . . . . . . . . . . . . . . . . . . . 128
4.3. Desviacion Estandar del Error: 10 % y 30 %. . . . . . . . . . . . . . . . 128
4.4. Varianza Camino B . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
4.5. Impacto de la Variabilidad de Parametros en la Covarianza entre Caminos130
4.6. Impacto de la Variabilidad de Parametros en la Desviacion Estandar del
Error, Caminos Cercanos. . . . . . . . . . . . . . . . . . . . . . . . . . 131
4.7. Impacto de la Variabilidad de Parametros en la Desviacion Estandar del
Error, Caminos Lejanos. . . . . . . . . . . . . . . . . . . . . . . . . . 132
4.8. Varianza del Camino B Para Caminos con Diferentes Profundidades
Logicas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
4.9. Covarianza entre el Camino A y el Camino B en Funcion de la Profundidad Logica para los Tres Conjuntos de caminos bajo analisis . . . . . 135
4.10. Desviacion Estandar del Error Para Caminos con Diferentes Profundidades Logicas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
4.11. Analisis de Caminos con Similar Profundidad Logica . . . . . . . . . . 137
4.12. Varianza Camino B . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
4.13. Covarianza Entre Caminos para las Capacitancias I - II . . . . . . . . . 139
4.14. Covarianza Entre Caminos para las Capacitancias III - IV . . . . . . . . 140
4.15. Desviacion Estandar del Error . . . . . . . . . . . . . . . . . . . . . . 140
262

INDICE
DE FIGURAS
4.16. Camino A (Objetivo) . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
4.17. Analisis de la Varianza Camino Predictivo Uno y la Covarianza entre
Caminos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
4.18. Analisis Desviacion Estandar del Error Utilizando el Camino Predictivo 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
4.19. Analisis de la Varianza Camino Predictivo Uno y la Covarianza entre
Caminos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
4.20. Analisis Desviacion Estandar del Error Camino con Similar Estructura
Topologica . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
4.21. Camino Predictivo Uno . . . . . . . . . . . . . . . . . . . . . . . . . . 144
4.22. Analisis Para un Camino con Diferente Estructura Topologica . . . . . 145
4.23. Analisis Impacto de Ambos Tipos de Variaciones en la Varianza Total
de un Camino . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
4.24. Comportamiento General Analizando Variaciones Independientes . . . 148
4.25. Impacto Variaciones Independientes: Varianza del Camino Predictivo.
Donde . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
4.26. Impacto Variaciones Independientes: Componentes Desviacion Estandar
del Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
4.27. Impacto Variaciones Independientes: Desviacion Estandar del Error . . 150
4.28. Impacto Camino Candidato con Mayor PL . . . . . . . . . . . . . . . . 151
4.29. Caminos para Analizar Efecto de Correlacion Estructural . . . . . . . . 152
4.30. Impacto de la Correlacion Estructural en la Desviacion Estandar del
Error. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
4.31. Rangos Correlacion Estructural . . . . . . . . . . . . . . . . . . . . . . 156
4.32. Camino Objetivo Uno . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
4.33. Conjunto de Caminos Predictivos para el Camino Objetivo Uno . . . . 162
4.34. Camino Objetivo 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
4.35. Conjunto de Caminos Predictivos para el Camino Objetivo Dos . . . . . 164
4.36. Metodologa de Seleccion Heurstica de Caminos . . . . . . . . . . . . 167

y Electronica
263

INDICE
DE FIGURAS
5.1. Diagrama de Bloque Herramienta HPSDD . . . . . . . . . . . . . . . . 172
5.2. Circuito ISCAS C17 . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
5.3. Histograma AIPD C499 . . . . . . . . . . . . . . . . . . . . . . . . . . 178
5.4. Analisis del rango de proximidad en H-Spatial C499. . . . . . . . . . . 180
5.5. Histograma AIPD C1908 . . . . . . . . . . . . . . . . . . . . . . . . . 181
5.6. Analisis del rango de proximidad en H-Spatial C1908. . . . . . . . . . 182
5.7. Histograma AIPD C880 . . . . . . . . . . . . . . . . . . . . . . . . . . 183
5.8. Analisis del rango de proximidad en H-Spatial C880. . . . . . . . . . . 184
5.9. Histograma Correlacion Estructural Parcial C499 . . . . . . . . . . . . 185
5.10. Histograma Correlacion Estructural Parcial C1908 . . . . . . . . . . . 186
5.11. Histograma Correlacion Estructural Parcial C880 . . . . . . . . . . . . 187
5.12. Desviacion Estandar del Error (e ) C499, Aproximacion Bi-variable. . . 191
5.13. Eficiencia en la Detectabilidad (DE) C499, Aproximacion Bi-variable. . 191
5.14. Desviacion Estandar del Error (e ) C499, Aproximacion Multi-variable. 192
5.15. Eficiencia en la Detectabilidad (DE) C499, Aproximacion Multi-variable.193
5.16. Desviacion Estandar del Error (e ) y Eficiencia en la Detectabilidad
(DE) C1355, Aproximacion Bi-variable. . . . . . . . . . . . . . . . . . 194
5.17. Desviacion Estandar del Error (e ) C1355, Aproximacion Multi-variable.195
5.18. Eficiencia en la Detectabilidad (DE) C1355, Aproximacion Multi-variable.196
5.19. Desviacion Estandar del Error (e ) C1908, Aproximacion Bi-variable . 197
5.20. Eficiencia en la Detectabilidad (DE) C1908, Aproximacion Bi-variable 197
(DE) C1908, Aproximacion Multi-variable . . . . . . . . . . . . . . . 198
5.22. Desviacion Estandar del Error (e ) C2670, Aproximacion Bi-variable . 199
5.23. Eficiencia en la Detectabilidad (DE) C2670, Aproximacion Bi-variable 200
C2670, Aproximacion Multi-variable . . . . . . . . . . . . . . . . . . . 201
C880, Aproximacion Bi-variable . . . . . . . . . . . . . . . . . . . . . 202
264

INDICE
DE FIGURAS
C880, Aproximacion Multi-variable . . . . . . . . . . . . . . . . . . . 203
5.27. Desviacion Estandar del Error (e ) S1196, Aproximacion Bi-variable . 204
5.28. Eficiencia en la Detectabilidad (DE) S1196, Aproximacion Bi-variable . 205
5.29. Desviacion Estandar del Error (e ) S1196, Aproximacion Multi-variable 205
5.30. Eficiencia en la Detectabilidad (DE) S1196, Aproximacion Multi-variable206
(DE) S510, Aproximacion Bi-variable . . . . . . . . . . . . . . . . . . 207
S510, Aproximacion Bi-variable . . . . . . . . . . . . . . . . . . . . . 208
S820, Aproximacion Bi-variable . . . . . . . . . . . . . . . . . . . . . 209
5.34. Desviacion Estandar del Error (e ) y Efectividad en la Detectabilidad
S820, Aproximacion Multi-variable . . . . . . . . . . . . . . . . . . . 209
5.35. Comparacion de Resultados Circuitos ISCAS: Aproximacion Bi-variable212
5.36. Comparacion de Resultados Circuitos ISCAS: Aproximacion Bi-variable214
5.37. Comparacion de Resultados Circuitos ISCAS: Aproximacion Multivariable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
5.38. Comparacion entre las dos Aproximaciones, Bivariable (Caja Izquierda)Multivariable(Caja Derecha)) . . . . . . . . . . . . . . . . . . . . . . . 216
A.1. Esquema de Caracterizacion de Compuertas . . . . . . . . . . . . . . . 226
A.2. Modelado de la Media del Retardo . . . . . . . . . . . . . . . . . . . . 227
A.3. Modelado del Tiempo de Transicion de Salida
. . . . . . . . . . . . . 229
A.4. Sensibilidad del Retardo Ante Variaciones en la Longitud del Canal . . 230
A.5. Diagrama de Flujo Herramienta IPCA . . . . . . . . . . . . . . . . . . 231
A.6. Cadena 2 Inversores . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236
A.7. Comparacion Hspice-Matlab . . . . . . . . . . . . . . . . . . . . . . . 237
A.8. Cadena 5 Inversores . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

y Electronica
265

INDICE
DE FIGURAS
A.9. Comparacion Hspice-Matlab . . . . . . . . . . . . . . . . . . . . . . . 238
B.1. Diagrama de Flujo Heurstico H-Spatial . . . . . . . . . . . . . . . . . 240
B.2. Diagrama de Flujo Heurstico H-Structural . . . . . . . . . . . . . . . 241
B.3. Diagrama de Flujo Heurstico H-Variance . . . . . . . . . . . . . . . . 243
C.1. C499 Circuito SEC de 32 . . . . . . . . . . . . . . . . . . . . . . . . . 250
C.2. C1355:Circuito SEC de 32 Bits . . . . . . . . . . . . . . . . . . . . . . 251
C.3. C1908:Circuito SEC/DED de 16 Bits . . . . . . . . . . . . . . . . . . . 252
C.4. C2670: ALU de 12 bits con Controlador . . . . . . . . . . . . . . . . . 253
C.5. C880: ALU de 8 bits . . . . . . . . . . . . . . . . . . . . . . . . . . . 254
C.6. S1196: Controlador de Alto Nivel . . . . . . . . . . . . . . . . . . . . 255
C.7. S510: Controlador de Alto Nivel . . . . . . . . . . . . . . . . . . . . . 256
C.8. S820: Controlador de Alto Nivel . . . . . . . . . . . . . . . . . . . . . 257
266

Indice
de cuadros
1.1. Comparacion de los Diferentes Tipos de Modelos De Fallas [41].*Respecto al Numero de Compuertas . . . . . . . . . . . . . . . . . . . . . 39
4.1. Consideraciones en el Modelo de Correlacion Espacial. . . . . . . . . . 127
4.2. Profundidad Logica Caminos Bajo Analisis . . . . . . . . . . . . . . . 133
4.3. Casos de Distancia de Separacion Entre Caminos. . . . . . . . . . . . . 133
4.4. Valores Capacitancia Promedio . . . . . . . . . . . . . . . . . . . . . . 138
4.5. Caminos Predictivos Analizados . . . . . . . . . . . . . . . . . . . . . 141
4.6. Consideraciones Modelo de Correlacion . . . . . . . . . . . . . . . . . 142
4.7. Dimensiones de los Transistores Componentes del Inversor CMOS. . . 146
4.8. Casos Analizados de Correlacion Estructural . . . . . . . . . . . . . . . 152
4.9. Correlacion entre Caminos para cada caso de Correlacion Estructural. . 153
4.10. Principales Caractersticas del Conjunto de Caminos Predictivos Respecto al Camino Objetivo Uno . . . . . . . . . . . . . . . . . . . . . . 161
4.11. Metricas Estadstica del Conjunto de Caminos Predictivos . . . . . . . 163
4.12. Principales Caractersticas Del Conjunto de Caminos Predictivos Respecto al Camino Objetivo Dos . . . . . . . . . . . . . . . . . . . . . . 164
4.13. Metricas Estadstica del Conjunto de Caminos Predictivos . . . . . . . 165
5.1. Caminos Topologicos ISCAS C17 . . . . . . . . . . . . . . . . . . . . 175
5.2. Tabla de Resultados . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
5.3. N de Caminos Candidatos Analizados para cada Circuitos ISCAS . . . 176

y Electronica
267

INDICE
DE CUADROS
5.4. Medidas de Tendencia Central AIPD C499 . . . . . . . . . . . . . . . . 179
5.5. Medidas de Tendencia Central AIPD C1908 . . . . . . . . . . . . . . . 181
5.6. Medidas de Tendencia Central AIPD C880 . . . . . . . . . . . . . . . . 184
5.7. Medidas de Tendencia Central st C499 . . . . . . . . . . . . . . . . . 186
5.10. Numero de Caminos Circuitos ISCAS . . . . . . . . . . . . . . . . . . 189
5.11. Resultados de Simulacion Circuitos ISCAS . . . . . . . . . . . . . . . 190
5.12. Tiempos de Computo en Analisis de los Circuitos ISCAS en Segundos. 217
A.1. Ejemplo Aproximacion Factorial. . . . . . . . . . . . . . . . . . . . . 225
A.2. Media y Desviacion Estandar del Retardo: Tiempo de Bajada. . . . . . 234
A.3. Media y Desviacion Estandar del Retardo: Tiempo de Subida. . . . . . 235
A.4. Consideraciones Modelo Exponencial de Correlacion. . . . . . . . . . . 236
A.5. Porcentajes Error HSPICE-IPCA: Cadena 2 Inversores . . . . . . . . . 237
A.6. Porcentajes Error HSPICE-IPCA: Cadena 5 Inversores . . . . . . . . . 238
C.1. Caractersticas Circuitos ISCAS Implementados . . . . . . . . . . . . . 250
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no. 3, pp. 7280, 1999. [Online]. Available: http://ieeexplore.ieee.org/lpdocs/
epic03/wrapper.htm?arnumber=785838
278

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Diseo y Pruebas de Circuitos y Sistemas

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A mi familia y amigos por todo el apoyo incondicional.

A el pueblo de Mexico por su Apoyo.

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1.1.1. Variaciones ambientales . . . . . . . . . . . . . . . . . . . . .

1.1.2. Variaciones por envejecimiento . . . . . . . . . . . . . . . . .

1.1.3. Variaciones de Proceso . . . . . . . . . . . . . . . . . . . . . .

1.2. Variaciones de Proceso . . . . . . . . . . . . . . . . . . . . . . . . . .

1.5.1. Metodologas de Pruebas Para Defectos de Retardos Pequenos . 47

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2. Metodologa Propuesta para la Deteccion de Retardos Pequenos

2.1. Aspectos Generales de Correlacion . . . . . . . . . . . . . . . . . . . . 52

3.1. Fundamentos para el Analisis de Tiempos . . . . . . . . . . . . . . . . 92

4.1. Analisis Preliminares . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

5.1. Desarrollo y Validacion de la Herramienta HPSDD . . . . . . . . . . . 172

Instituto Nacional de Astrofsica, Optica

A.1. Diseno de Experimentos . . . . . . . . . . . . . . . . . . . . . . . . . 224

B.1. Diagramas de Flujo de Seleccion de Caminos. . . . . . . . . . . . . . . 239

C.1. ISCAS C499 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250

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Analizar el impacto de las variaciones de proceso en los parametros caractersticos

La variabilidad de los parametros de los transistores debido a las fluctuaciones en el

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tecnologas nanometricas y de este modo mejorar la calidad del producto.

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Figura 1.3: Time Dependent Dielectric Break-down

Figura 1.4: Electromigracion

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1.2. Variaciones de Proceso

En la figura 1.5 se muestra la clasificacion de las variaciones de proceso las cuales

Figura 1.5: Clasificacion de las variaciones de Proceso

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1.2. Variaciones de Proceso

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En la figura 1.6 se muestran dos lineas de interconexion donde W es el ancho de

Figura 1.6: Geometria de las interconexiones

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Dishing: El fenomeno de dishing se origina cuando se realiza la planarizacion de