Electrnica Digital

Examen para promocin

1) Dada una lista de 32 nmeros decimales L, en {0, ..., 15}, realice un sistema que elimine
todas las ocurrencias del nmero decimal D (4 bits). Note que la lista L se representa como
una secuencia de 128 bits ( 4 bits por Nro decimal). Por ejemplo, la lista {2, 11, ..., 13, 7} se
representa como {00101011...11010111}. La lista resultado R se representa de la misma forma.
Implemente las unidades de control y proceso. Sintetice la Unidad de Control mediante ROM +
MUX completa (vista en teora de mquinas de estados).
Nota 1: Se deben apreciar todos los pasos dados en teora involucrados en la implementacin
de un sistema digital microprogramado.
Nota 2: Se pueden utilizar registros de desplazamiento de 4 bits y comparadores de 4 bits.
2) Responda
a. Compare Mquina de estado de Mealy y Moore.
b. Explique el funcionamiento del conversor A/D rampa tipo contador.
c. Mencione cuando dos sistemas secuenciales son equivalentes.
d. Explique como se implementa un sumador binario de 4 bits en FPGA utilizando las
cadenas de acarreo rpidas. Detalle contenidos de LUTs.
e. Qu es clock Skew?
f. Explique en qu consiste la -programacin en un procesador multiciclo.
g. Expresin de tensin de salida (a partes de Vref) en un conversor D/A R-2R de 8 bits.

2)
a. Compare Mquina de estado de Mealy y Moore.
Mquinas de Mealy vs Moore
~ Las mquinas de Moore producen salidas estables.
~ En las mquinas de Mealy las salidas pueden que sean inestables. Ellas tambin dependen de las
entradas.
~ Para toda mquina de Mealy se puede encontrar una mquina de Moore equivalente.
~ La cantidad de estados que poseen las mquinas de Moore con frecuencia es superior a la a la
cantidad de estados presente en las mquinas de Mealy, considerando mquinas equivalentes.
~ Moore genera una salida que depende slo del estado actual.
~ Mealy genera una salida basndose en su estado actual y una entrada.

b. Explique el funcionamiento del conversor A/D rampa tipo contador.

El contador graba en forma binaria el nmero de pulsos provenientes del clock.
Dado que el nmero de los pulsos contados aumenta linealmente con el tiempo, la palabra binaria
representada al contar se la usa en un conversor D/A, cuya salida analgica es comparada con la
entrada analgica.

Mientras la salida del conversor D/A es inferior a la entrada analgica (Ve > Vd) el comparador entrega
un 1 a la puerta AND que as permite que la seal del clock llegue al contador digital. En cuanto la
tensin generada en el conversor D/A supera el valor analgico de entrada al comparador (Vd > Ve) ste
manda un 0 a la puerta AND que detiene la informacin del clock, deteniendo al contador digital.
El corte del contador se produce cuando Ve = Vd (o inmediatamente inferior segn la escala de error) y
este valor es leido a la salida del contador como una palabra que representa en forma digital el valor de
la tensin de la entrada analgica.

c. Mencione cuando dos sistemas secuenciales son equivalentes.

Dos sistemas secuenciales son equivalentes si generan la misma secuencia de salida para la misma
secuencia de entrada.

d. Explique como se implementa un sumador binario de 4 bits en FPGA utilizando las

cadenas de acarreo rpidas. Detalle contenidos de LUTs.
Son n bloques lgicos conectados entre s, cada uno con una LUT con los datos de un XOR, un MUX, y
otro XOR en la salida. Donde n es la cantidad de bits que se quieren para el sumador. Y la forma en la
que se organiza todo sera una cadena de acarreo rpida.
Ac hice uno para probar en el Logisim http://i.imgur.com/fQxug.png

e. Qu es clock Skew?
Es un tipo de fallo de sincronizacin, el cual consiste cuando el flanco de reloj no arriba a todos los FF al
mismo tiempo.
Se puede solucionar con un Clock Tree o con DCMS (Digital Clock Managers).

f. Explique en qu consiste la -programacin en un procesador multiciclo.

~ Cada instruccin es interpretada por un -programa.
~ La ejecucin de cada instruccin involucra varios ciclos del procesador.
~ Cada -instruccin puede ser interpretada por un nanoprograma, y as...

~ A modo de ejemplo, la instruccin add r3, r1, r2 (r3 = r1 + r2) consume 3 ciclos.
Ejecuta 3 -instrucciones:
- Obtener instruccin desde memoria. (FETCH)
- Obtener r1 y r2 desde el banco de registros y ejecutar suma en ALU.
- Almacenar r3 el resultado en el banco de registros.

g. Expresin de tensin de salida (a partes de Vref) en un conversor D/A R-2R de 8 bits.

Vs = (2A0 + 2A1 + 2A2 + 2A3 + 2A4 + 2A5 + 2A6 + 2A7). Vref / 2