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ACTIVE HDL
MANUAL DE INTRODUCCIN
En el manual que se muestra a continuacin, aprenderemos como utilizar el programa ActiveHDL (versin 7.3) haciendo un ejemplo bsico de simulacin.
Active-HDL es una creacin integrada basada en Diseo y Simulacin en FPGA para equipos
basados en Windows. El entorno de diseo integrado de Active-HDL (IDE) incluye un HDL
completo y suite de herramientas de diseo grfico y RTL de lenguaje mixto para una rpida
implementacin y verificacin de diseos FPGA.
COMENZANDO A TRABAJAR
Aqu se muestra el entorno de trabajo, podemos ver al centro del programa los diversos
procesos a seguir para hacer un diseo, las configuraciones y la interfaz de PCB, as como al
lado izquierdo vemos el espacio de trabajo y los archivos que hemos creado.
Otra forma es dando doble clic en Add New File, que se encuentra de lado izquierdo y se
abrir una ventana donde podemos abrir un archivo vaco (como los que se muestran en la
imagen) o un asistente. En este caso seleccionamos asistente (Wizards).
Y por ltimo aqu se muestran los resultados de cada entrada y salida, y como son diferentes
de acuerdo a la frecuencia dada anteriormente. Se muestra que en la entrada B por tener una
frecuencia a la mitad que la de la entrada A su cambio es el doble que sta, y la salida X por
tener una frecuencia al doble su cambio es a la mitad.