PROYECTO DE DISEO DE UN

AMPLIFICADOR OPERACIONAL CMOS

* F. Renato Campana Valderrama, ** Manuel Mrquez Marrou,
renato_campana@yahoo.com.ar
mmarquez@mail.urp.edu.pe

RESUMEN: Se describe el proceso de

ABSTRACT: It describes the CMOS op-

diseo de un amplificador operacional

CMOS. Se expone en detalle los pasos a
seguir para el diseo de este amplificador.
Se detalla todo el proceso de simulacin
hecho por PSPICE y finalmente se mues
tra el LAYOUT del OPAM realizado por el
sofware Tanner L-Edit.

erational amplifier design process. It exposes in detail the steps to follow for the
design of this OPAM. It details all the simulation process made with PSPICE and finally it show the OPAMs LAYOUT made
with
Tanner
L-Edit
software.

1.0.- VISIN GENERAL:

El amplificador operacional CMOS
mostrado en la figura 1 fue diseado para alcanzar una serie de especificaciones, las que se encontrarn en la seccin de performance del diseo, la cual
compara los objetivos impuestos para
nuestro diseo, el clculo terico y las
simulaciones obtenidas. Este OPAM consiste de las siguientes etapas:

1.2.- ETAPA DIFERENCIAL:

Esta etapa est provista de una entrada diferencial conformada por MN1 y
MN2 los cuales manejan esta etapa.
MP3 y MP4 actan como una carga activa; ste circuito diferencial es de una
sola salida que se encuentra en los drenadores de MN2 y MP4, esta salida alimenta a la segunda etapa. Las altas
resistencias de salida de estos transistores MN2 y MP4 nos dar una alta ganancia para esta etapa.

1.1.- ETAPA DE POLARIZACIN:

Esta etapa esta compuesta por los
transistores MN8, MN9, MP10, MP11 y la
resistencia de 13k; ste circuito bajo una
polarizacin adecuada, lograr entregar
un voltaje de polarizacin VBIAS a las
compuertas de MN5 y MN7, el cual podr establecer, a su vez, una corriente de
polarizacin al circuito total. Esta configuracin del circuito de polarizacin es til
ya que es casi independiente de los
cambios que se producen en las fuentes
de alimentacin.

* Estudiante de ingeniera electrnica URP.

** Ing. Mecnico-Elctrico, docente URP.

1.3.- SEGUNDA ETAPA:

Dada por los transistores MP6 y
MN7; el transistor MP6 acta como driver de esta segunda etapa y el transistor MP7 acta como una carga.
Tambin aqu, debido a las altas
resistencias de salida de MP6 y MN7,
podremos obtener una buena ganancia.

1.4.- CIRCUITO DE COMPENSACIN:

Puesto que, sin compensacin el
OPAM puede oscilar a altas frecuencias,
se tendr que evitar esta oscilacin insertando un capacitor Cc entre la salida
de todo el amplificador y la salida de la
etapa diferencial para poder aprovechar
el efecto Miller que separar a los polos,
que sin compensacin estn normalmente cerca.
Sin embargo, debido a la baja
transconductancia de los MOSFETS, una
vez insertado el Cc, se crear un cero
debido a que se ha creado dos caminos
de la entrada (salida del amplificador
diferencial) a la salida (dren de MP6):
uno, va Cc y el otro, va gm1,2,5, lo cual
hace que el margen de fase se incremente y se degrade, no quedando as un
margen de fase (el cero ata como un

polo que esta en el LHP y produce una

rotacin de fase de -90).
Para evitar esto, insertamos un
resistor anulador en serie con Cc que
lograr controlar el cero en el RHP, rompiendo as, estos dos caminos de transmisin de la entrada a la salida; este resistor lo podemos sintonizar para que
mande el cero al infinito o para que se
mueva hacia el LHP pudiendo cancelar,
el segundo polo haciendo P2 = Sz1,2,5.
Esta resistencia anuladora se hizo
polarizando al transistor MPR en la regin del trodo.
Estas tres etapas del amplificador,
ms el circuito de compensacin nos
dar las especificaciones deseadas de
ganancia, SR, CMRR, etc del OPAM
CMOS.

Figura1. Circuito completo del amplificador operacional.

2.0.- DISEO DEL AMPLIFICADOR OPERACIONAL CMOS:

Primero se escogi una topologa
adecuada basndonos en los requerimientos del diseo, dndonos cuenta que la
topologa del amplificador operacional
CMOS de dos etapas era compatible con
los requerimientos de diseo impuestos;
adems de que, como impedancia en la
salida, slo se requera cargar una capacitancia pequea de 10pF, nos hizo pensar
que no era necesario una etapa de salida
que maneje una carga resistiva en paralelo
con la capacitancia1.

OFFSET SISTEMATICO:

(W L)
(W L)

I D5
, para un offset sistemti2 * I D6

co aproximadamente igual a cero.

POLO DOMINANTE:

S P1 =

Una vez escogida la topologa, las

especificaciones de diseo se trataron de
llevar a nuestras relaciones de diseo que
se muestran a continuacin.
2.1.- RELACIONES DE DISEO1,2:

1
1

2g m 6
g ds 2 + g ds 4 g ds 6 + g ds 7

SP2 =

g m1
g m6

( p + n )* ( I D 5 / 2) ( p + n ) * I D 6

g m6
= 3 * 0 , = 2 * 0
CL

2*W 0: M 60 3*W 0: M>60

RED DE COMPENSACION:

SZ =

1
= P2 Para anular
( RC 1
) * Cc
g m6

el segundo polo.
FRECUENCIA A GANANCIA UNITARIA:

f0 =

g m1
2Cc

TRANSISTORES MN5 Y MN7:

VGS 5 VT =

2I D5
= 0.5v
K W
L5

VGS 7 VT =

2I D7
= 0.5v
K n/ W
L7

SLEW RATE:

S ri =

S ro =

I D5
Cc

I D6
2.5 * S ri
CL

CC

POLO DE SALIDA:

GANANCIA EN DC:

V0
g m1
g m6
*
=
=
Vi ( g ds 2 + g ds 4 ) ( g ds 6 + g ds 7 )

1
=
2g m 6 RO1 RO 2 CC

/
n

( )

( )

Este valor de 0.5v se escogi bajo el

criterio de que las relaciones (W/L)5, (W/L)7
no pueden ser muy pequeas, puesto que
para las corrientes dadas ID5, ID7, se requerir un exceso de voltaje en (VGS-VT), el
cual no permitir una buena excursin a la
salida. Por otro lado, las reas de (W/L)5 y
(W/L)7 no pueden ser muy grandes tampoco, ya que incrementaran el rea en el
chip1.
Usando las relaciones que se mostraron abajo, un diseo inicial fue estimado y
simulado en PSPICE. Asumimos primeramente que CL=CC y adems que
Sro2.5*Sri, esto se asumi para poder tener un mayor gm6, que est en funcin de
ID6, y el ID6 a su vez, depende del Sro;

teniendo un gm6 alto, har que el polo de

salida se separe ms del primer polo.
Encontramos tambin que, en la primera simulacin no se logr conseguir la
ganancia deseada, teniendo que hacer
algunos ajustes, estas diferencias se deben en parte a que cuando hacamos
nuestros clculos manuales, trabajbamos
con nuestros modelos de primer orden y
cuando simulamos en PSPICE se trabajo
en LEVEL 2, lo cual hace que el simulador
tome en cuenta efectos que en el clculo
terico no se tienen en cuenta.
Tambin se tuvo problemas con el Fo
y el Slew Rate, teniendo que hacer otros
ajustes para lograr conseguir todas nuestras
especificaciones
requeridas.

3.0.- RESUMEN DE LA POLARIZACIN DE LOS TRANSISTORES OBTENIDOS

EN EL CLCULO TERICO:

TRANSISTOR
MN1
MN2
MP3
MP4
MN5
MP6
MN7
MN8
MN9
MP10
MP11
MPR

(W/L)um
(78/10)
(78/10)
(74/10)
(74/10)
(63/10)
(373/10)
(158/10)
(40/10)
(10/10)
(10/10)
(10/10)
(13/10)

ID (uA)
20
20
20
20
40
100
100
187
187
187
187
0

Vgs (V) gm (uA/V)

1.18
125.6
1.18
125.6
1.42
75.4
1.42
75.4
1.36
160
1.42
376.8
1.36
400
2.22
275
3.58
135.5
4.6
100
4.6
100
8.6
0

*gds
(nA/V)
452
451
1160
1160
852
7010
2220
2200
2460
9210
6900
118000

* Datos extrados de la simulacin en PSPICE; no fueron calculados tericamente.

4.0.- PERFORMANCE DEL DISEO

ESPECIFICACIN
Ganancia a DC
Fase
CMIR+
CMIRExcursin de salida
positiva
negativa
Disipacin de potencia
Fo
Slew Rate
CMRR
Impedancia en la salida
(slo carga capacitiva)

OBJETIVO DE DISEO
70 Db ms
60 o ms
3v ms
-3v menos

CLCULO TERICO
74 Db
60
4.44v
-3.12v

SIMULACIN
70.2 Db
65 aprox.
4.5v
-5v

4v ms
-4v menos
10mW menos
2 MHz ms
4v/us ms
80 dB ms
10pF

4.5v
4.44v
5.14 mW
2 MHz
4v/us
96.87dB
10pF

4.6v
-4.5v
3.64 mW
2.97 MHz
4v/us aprox.
80.56 dB
10pF

5.0.- DISCUSIN ACERCA DEL AMPLIFICADOR:

Habiendo elegido el Lmin = 10u, se
escogi Cc=CL, para despus poder hallar
las corrientes de polarizacin que se encuentran como una funcin del slew rate
de entrada y de salida.
Se encontr que la ganancia en un
primer momento no llegaba al objetivo de
diseo, tampoco el Fo; lo cual nos oblig a
reducir las corrientes de polarizacin de
ID5 y ID6 hasta acercarlo a nuestros valores calculados tericamente; all tambin
se pudo saber el Voffset que lograba poner
la salida de todo el amplificador a un valor
muy cercano a cero.
Para elevar un poco mas la ganancia,
se tubo tambin que aumentar los (W/L)1 =
(W/L)2 con L=10um fijo, logrando as la
ganancia deseada; tambin tuvimos que

aumentar el Fo ya que en nuestra primera

simulacin no llegaba al objetivo de diseo, esto lo logramos reduciendo sistemticamente el Cc, mejorando tambin nuestro
slew rate, cuidando de no estropear nuestros dems parmetros de diseo conseguidos.
Tambin se tuvo que sintonizar la
resistencia del circuito de polarizacin para
lograr obtener el correcto Vbias que alimentaba a las compuertas de MN5 y MN7.
Tambin, como se podr ver en la figura 1, los sustratos estn atados a sus
fuentes en todos los transistores, esto nos
puede traer la desventaja de que en el
LAYOUT se tenga que crear mas pozos,
requiriendo una mayor rea, pero se tendr la ventaja que se podr minimizar el
efecto cuerpo, no aumentando tambin los
Vt.

6.0.- SIMULACIN DE LAS ESPECIFICACIONES CONSEGUIDAS:

En esta seccin, se presentar todas
las simulaciones que se hicieron en PSPICE para cada objetivo de diseo impuesto;
esto, por supuesto se har con nuestro
amplificador conectado en diferentes configuraciones2 para poder medir los diferentes objetivos del diseo.

La ganancia, Fo y fase fueron medidos usando la configuracin mostrada en

la figura 2.
Tambin se encontr que la F3db=
945Hz aproximadamente, el cual est muy
cercana a la frecuencia F3db= 1khz, que
se calcul con nuestras relaciones de diseo para la frmula del polo dominante.

6.1.- GANANCIA A LAZO ABIERTO, ANCHO DE BANDA A FRECUENCIA UNITARIA Y FASE:

Durante el proceso de diseo, la ganancia se tuvo que ir elevando como se
dijo anteriormente para alcanzar el objetivo
de diseo.
Igual se tuvo que incrementar el Fo
para alcanzar nuestros objetivos de diseo.

Figura 2. Configuracin usada para medir la

ganancia a lazo abierto y Fo.

Figura 3. Ganancia en DC, F3db del amplificador y Fo.

Figura 4: Ganancia en DC y fase.

6.2.- RANGO DE ENTRADA EN MODO

COMUN: CMIR
Esta especificacin no fue una obligacin muy difcil de conseguir, ya que
nuestra preocupacin mayor era lograr la
ganancia deseada, slew rate y otros. En el
clculo terico se tuvo que CMIR+ = 4.44v
y CMIR-=-3.12v, y en simulacin se logr
CMIR+= 4.5v y el CMIR-=-5v aproximadamente.
El circuito usado para medir el CMIR
se muestra en la figura 5.

Figura 5: configuracin usada para medir el

CMIR.

Figura 6. CMIR del amplificador.

Figura 7. Un acercamiento a CMIR+.

Figura 8. Un acercamiento a CMIR-.

6.3.- EXCURSIN DE SALIDA:

La excursin de salida se obtuvo satisfactoriamente en el proceso de simulacin; el circuito para medir esta excursin
de salida se muestra a continuacin en la
figura 9. En las figuras 11 y 12 se muestra
el Vout+=4.6v, y el Vout-=-4.5v, que son
cifras muy cercanas a nuestros valores
hallados tericamente.
Figura 9. Configuracin usada para medir la
excursin de salida del amplificador.

Figura 10: excursin de salida del amplificador.

Figura 11. Un acercamiento al Vout+.

Figura 12. Un acercamiento al Vout-.

6.4.- SLEW RATE:

El slew rate fue un objetivo de diseo
que en una primera simulacin no se pudo
alcanzar; y ms an, cuando se intentaba
llegar a la ganancia requerida reduciendo
la corriente, ste slew rate se estropeaba;
el slew rate se mejor reduciendo el Cc
hasta poder alcanzar el objetivo de diseo
requerido cuidando tambin que no se
degraden los dems objetivos de diseo
alcanzados.
La figura 13 muestra la configuracin
usada para medir el slew rate.

Figura 13. Configuracin usada para medir el

slew rate.

Figura 14. Slew rate del OPAM con un voltaje de entrada Vin=4v.

Figura 15. Un acercamiento al pico positivo del slew rate.

Figura 16. Un acercamiento al pico negativo del slew rate.

6.5.- RELACIN DE RECHAZO EN MODO COMUN: CMRR

Para conseguir este objetivo, se tuvo
que elevar la ganancia, ya que, tambin en
una primera simulacin no se pudo conseguir el objetivo deseado, consiguindose
as un CMRR de 80.476 dB como se
muestra abajo.
Para lograr medir el CMRR se uso la
configuracin de la figura 16; en la figura
17 se muestra el CMRR en funcin de la
frecuencia.

Figura 17. Configuracin usada para medir el

CMRR.

Figura 18. CMRR del amplificador en funcin de la frecuencia.

6.6.- RELACIN DE RECHAZO DE LA

FUENTE DE PODER: PSRR
Este no fue un requerimiento de diseo; puesto que no figuraba como parte
del diseo mismo, entonces aqu tambin
se pudo conseguir una especificacin de
PSRR para amplificadores CMOS de dos
etapas tpico, que es de 60 dB para bajas
frecuencias; aqu, el PSRR+ que se obtuvo
en la simulacin es de 65.478 dB, y el
PSRR- medido durante la simulacin es de
69.976 dB.
En la figura 18 se muestra la configuracin usada para medir el PSRR; en la
figura 19 y 20 se muestra el PSRR+ y
PSRR- respectivamente, ambos en funcin
de la frecuencia.

Figura 19. Configuracin usada para medir el

PSRR.

Figura 20. PSRR+ en funcin de la frecuencia.

Figura 21. PSRR- en funcin de la frecuencia.

7.0.- LAYOUT DEL CIRCUITO:

El Layout se realiz en el programa
Tanner L-Edit, ORBTp, tecnologa 2um;
aqu se extrajo los parmetros AD, AS, PD,
PS de cada transistor, los que se incluyeron en la simulacin con PSPICE, para

luego realizar la simulacin final, donde se

obtuvieron los grficos arriba mostrados.
Este Layout tiene un rea aproximada de
0.14 mm2. Aqu, no estamos incluyendo la
resistencia de 13k del circuito de polarizacin.

Figura 22. Layout del circuito.

8.0.- CONCLUSIONES
En el proceso de diseo que se hizo
para el amplificador operacional CMOS, se
pudo obtener las especificaciones de diseo requeridas, y en algunos casos se pudo
superar notablemente estas especificaciones de diseo como es el caso de la potencia, CMIR+ y CMIR-, y pudindose mejorar la ganancia en DC, Fo, CMRR, slew
rate. La resistencia anuladora (MPR) ha
sido implementada con un MOS polarizado
en zona de triodo.
El objetivo de este trabajo de diseo
fue cumplido y aprendido; ello involucra
como enfocar un proceso de diseo, como

lidiar con los compromisos, casi

siempre uno en oposicin de otro, y poder
cumplir con los objetivos de diseo trazados.
Tambin es muy importante tener
mucha paciencia para este tipo de trabajos
y considerar que los valores obtenidos
manualmente van a diferir con los valores
encontrados en el proceso de simulacin.
Recordemos tambin que un diseador no
solo se gua de lo que esta en el simulador, sino, se tomar muy en cuenta su
propia intuicin y sentido comn, ya que:
(Uso del simulador)*(Sentido comn) = cons2
tante .

9.0.- AGRADECIMIENTOS:
A travs de estas lneas quisiramos
agradecer al Ing. Dip. Gustavo Rosell
Moreno, al Mg. Aldo Bravo Martinez y al
Dr. Jorge Polar por su constante apoyo y
aporte de valiosas ideas para el presente
trabajo.
10.0.- REFERENCIAS:
1- GREGORIAN, Roubik & TEMES Gabor. 1986.
ANALOG MOS INTEGRATED CIRCUITS FOR
SIGNALPROCESSING. John Willey & Sons.
Series on Filters. New York.

2- PHILLIP, Allen & DOUGLAS Holberg. 2002.

CMOS ANALOG CIRCUIT DESIGN. Oxford
University Press. New York.
3- GEIGER, Randall & ALLEN, Phillip & STRADER
Noel. 1990. VLSI DESIGN TECHNIQUES FOR
ANALOG AND DIGITAL CIRCUITS. McGrawnHill.
4- SEDRA, Adel & SMITH, Kenneth. 1999. CIRCUITOS MICROELECTRONICOS. Oxford University Press. New York.
5- GRAY, Paul R & MEYER, Robert G. 1995.
CIRCUITOS INTEGRADOS ANALOGICOS.
Prentice Hall.