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Introduccin.

Cuantas veces a lo largo del da necesitamos llevar una cuenta de eventos, es un


hecho que se produce de forma continua en infinidad de ocasiones, de manera tan
simple que no reparamos en ello. Lo que realmente estamos haciendo cuando
llevamos una cuenta, es cuantificar una serie de hechos repetitivos, estableciendo
una cuenta de una serie de estos en un tiempo dado, el resto, muchas veces lo
despreciamos.
Nos ocuparemos de los contadores digitales, uno de los requisitos ms comunes
en un equipo digital es el contador. Y el elemento contado, ms comn tiene que
ver con el tiempo. Desde un reloj digital bsico (incorporado en la mayora de los
equipos controlados digitalmente) a los cronmetros de intervalo y el contador de
eventos, la necesidad de los circuitos contadores es muy grande.
vamos a estudiar una serie de circuitos integrados utilizados habitualmente como
contadores, entre los que destacaremos la funcin de dividir como parte central.
Un divisor, no es otra cosa que un contador al que se le aplica la condicin de
reiniciar su cuenta al llegar al final de la cuenta establecida por el usuario, como
margen.
Una seal digital, est compuesta por una sucesin de impulsos llamados
frecuencia que, proceden de un elemento que los genera o los procesa, en
algunos casos, estos pulsos no siempre son uniformes, ni simtricos. La parte
que, en estos momentos nos interesa de esta seal es muy concreta, tratamos de
contar cuantos pulsos se producen en un tiempo establecido (intervalo), este
tiempo si no se especifica lo contrario, es el segundo. Partiendo de esta condicin,
la cuenta que realizamos de una seal, se llama frecuencia. La frecuencia de una
seal, se puede obtener tericamente con la formula: 1Hz = 1/ segundo. El
mtodo alternativo para el clculo es medir el tiempo entre dos repeticiones
(perodo) y luego calcular la frecuencia (f) recproca as:

Donde: T ( Perodo en segundos)


f ( Frecuencia en Hertzios)
El ciclo de servicio o rendimiento (duty cycle) de cualquier forma de onda
rectangular se refiere al porcentaje del ciclo de la seal que permanece alto, en
lgica 1. Si la seal pasa la mitad de su tiempo en lgica 1 y la otra mitad en lgica
0, tenemos una forma de onda con un ciclo de servicio o rendimiento del 50 %.
Esto describe una onda perfecta, simtrica cuadrada.

El divisor digital elemental.

Vamos a describir aqu, cmo se comporta un divisor de frecuencias. Trataremos


de frecuencias (en lugar de pulsos individuales que lleguen al azar a intervalos), si
aplicamos un tren de pulsos de frecuencia fija a un contador comenzamos a notar
algunas caractersticas interesantes y algunas relaciones tiles, entre la seal de
entrada y la seal de salida.
Consideremos un flip-flop con una
sucesin continua de pulsos de
reloj y con una frecuencia fija,
como el que se muestra a la
derecha. Notamos tres hechos
tiles sobre las seales de salida,
vistas en Q y Q':

Las seales, estn exactamente


invertidas una de la otra.
Las seales, son ondas
cuadradas perfectas, rendimiento del 50 %.
Las seales, tienen una frecuencia justamente la mitad del tren de impulsos
de entrada.
Este es, un ejemplo sencillo de un divisor de impulsos, puede observarse que de
cada dos impulsos introducidos en A, en la salida Q, nos entrega la mitad, la
puerta I es un inversor que se ha dispuesto en esa posicin para evitar en lo
posible los estados
indeterminados que suelen
aparecer en este tipo de bsculas
cableadas.
Otro ejemplo de un divisor
sencillo es, la bscula D con
puertas NOR que se muestra a la
izquierda, slo tiene una entrada
de datos, debido a haber aplicado
un inversor entre las entradas R y
S, stas, siempre estarn en
oposicin, lo que evitar la
posibilidad de indeterminacin,
adems se le ha dotado de una
entrada de seal de reloj.
Observamos que la salida Q = 1,
cuando en la seal de reloj est a
nivel lgico 1 y al mismo tiempo D
= 1. Pasa a Q = 0 cuando haya
cado D a 0 lgico y simultneamente la seal de reloj pasa de nuevo a 1, es decir,

la salida se presenta con el nivel alto de la seal de reloj, lo que se llama nivel
activo de reloj.
El estado de salida se presenta nicamente en el instante en que la seal de reloj
pasa de nivel lgico bajo a alto. Como vemos, la bscula D es una modificacin de
la bscula R-S, que mediante un inversor intercalado entre sus entradas R-S,
elimina la posibilidad de indeterminacin que presenta aquella.
El circuito de un flip-flop tipo D, es algo ms que el circuito de una bscula tipo D,
aunque parece muy similar, tambin tiene una nica entrada de datos y una de
reloj. Es bastante ms complicado, la diferencia bsica est en la nueva forma de
utilizar la seal de reloj.
A veces, en los circuitos digitales, interesa asegurar que no pueda cambiar un dato
de entrada durante el intervalo de ser transferido este dato a la salida entonces, se
utiliza lo que se conoce como la tcnica de 'flanco de disparo'. Por consiguiente,
llamaremos bscula a los elementos que utilicen el nivel activo de reloj y flip-flop a
los que utilicen el flanco de subida o disparo.

Fig. 5-10 - Sinptico del Flip-Flop D


Un flip-flop tipo D, est constituido por dos bsculas como entradas y una tercera
bscula para la salida. Las bsculas de entrada estn interconectadas entre s de
forma que, al pasar la seal de reloj del nivel lgico bajo al nivel alto, se produce la
entrada de estados complementarios de la bscula de salida.
A la derecha se muestra el smbolo del flip-flop J-K. El flip-flop J-K generalmente
es el ms utilizado, por ser el ms verstil y sofisticado. Es similar a la bscula RS, dispone de dos entradas de preseleccin stas denominadas J-K, as como una
entrada de reloj para su sincronizacin. La particularidad ms genrica de los flipflop J-K es que suelen estar controlados por el flanco descendente o de bajada de
la seal de reloj, justo al contrario que lo hacen los flip-flop tipo D.

Nota. Las entradas negadas en los smbolos,


generalmente se representan con un pequeo circulo
junto al cuerpo del smbolo. En este caso, el dato se
transferir a la salida y se indica con el crculo por el
flanco de bajada del CLK.
Para conectar los flip-flop J-K, disponemos de dos formas
de configurar su activacin:

Disparo por flanco; el datos de la entrada se


transfiere a la salida con la transmisin
predeterminada de la seal de reloj.

Disparo Maestreo-Esclavo; el dato de entrada se carga con el nivel alto de


la seal de reloj y se transfiere a la salida con el flanco de bajada de la
seal de reloj. En este caso, el dato de entrada no debe cambiar mientras la
seal de reloj es alta.
El flip-flop J-K, acta como se indica: si una de sus entradas tienen un nivel lgico
1 y la otra un nivel lgico 0, la salida Q se pondr a 1 o a 0 con el flanco de bajada
de la seal de reloj y permanecer en este estado de salida, al igual que ocurre
con la bscula R-S. Si ambas entradas estn a nivel lgico 0, cuando lleguen los
impulsos de reloj no cambiar, sin embargo si sus dos entradas estn a nivel
lgico 1, el flip-flop cambiar sus salidas con cada bajada del impulso de reloj;
esto es lo que se llama trabajar en modo 'balanceo' (toggle en ingls). Este modo
de trabajar es debido a que los niveles de las entradas J-K, se almacenan durante
el trnsito del impulso de reloj, no cambiando durante ese tiempo su estado el
biestable, una vez llega el siguiente flanco de bajada es cuando los datos
almacenados hacen balancear el flip-flop.
Resumiendo, el funcionamiento del filp-flop J-K (maestro-esclavo), cuando J = K =
1, invierte el estado de las salidas Q y /Q con cada impulso de la seal de
reloj. Este efecto, requiere de dos pasos de la seal de reloj para que el nivel de Q
vuelva al estado inicial, esto realmente ha dividido la seal de reloj por dos. Todos
estos son descritos con sobriedad en las lecciones de electrnica digital.
Un contador digital como es el circuito integrado 74LS393 es un divisor algo ms
complejo, se trata de un dispositivo constituido por un doble contador binario en su
interior, cada uno formado por cuatro flip-flop Maestro-Esclavo, conectados de
modo que nos permite realizar contadores de 4 bits (se pueden considerar
dos 74LS93 en una cpsula) .

Fig. 02- 74LS393

El divisor 74LS93 (TTL).


Como ejemplo entiendo que es suficiente lo anteriormente descrito, ahora vamos a
abordar los circuitos integrados digitales comerciales, lo habitual en este caso
sera hablar de los 74LS90 (decimal), 74LS92 (binario), 74LS93 (divisor de 4 bits),
los patillajes DIL de los actuales y sus respectivas estructuras, se muestran a
continuacin.

Fig. 03- Composicin interna de los 74LS90-92-93

El Divisor por 16 en binario.


En la figura 04, puede apreciarse el modo de conexin interna entre sus patillas,
atencin a la tabla de verdad adjunta, tratando de comprender la secuencia de
conteo seguida. El reloj CP es una seal negada y el reset maestro MR, permite
poner a 0 la cadena de 4 filp-flop T, simultneamente.

Fig. 04 Diagrama interno y tabla de verdad.


Veamos a continuacin, el conexionado del 74LS93 y el diagrama de fases, con el
fin de obtener la divisin por 16 en binario. La seal se aplicar a la entrada CKA
(patilla 14), la salida QA (patilla 12, primera seccin) del primer flip-flop se conecta
con la entrada CKB (patilla 1, segunda seccin). Al aplicar impulsos de nivel H, de
forma simultanea en las entradas R (patillas 2 y 3) inicializarn el divisor a 0000.
Las salidas en binario se obtienen en las patillas sealadas como QA, QB, QC y
QD respectivamente y consecuentemente la salida QD presentar la divisin por
16 de la seal de entrada.

Fig. 05 - Divisor por 16 y diagrama de tiempos.

El Divisor por 8 en BCD.


En la siguiente figura 06, presentamos el modo de configurar las entradas y
salidas para conseguir un divisor por 8 y con salida codificada en BCD. Si
comparamos esta figura con la anterior figura 05, podemos apreciar la aparente y
sutil variacin del resultado de conectar la salida QD (patilla 11) a las patillas 2 y 3
de puesta a cero, lo que hace que al llegar a 8 el contador dicha salida reponga a
0000, dando como resultado el reinicio del contador y por tanto del divisor.

Fig. 06 - Divisor por 8 en BCD y diagrama de tiempos.

El Divisor por 6.
La forma de conectar el 74LS93, para obtener un divisor por 6 es muy sencilla,
obsrvese el esquema de la figura 07 con su diagrama de tiempos y trate el lector
de comprender su funcionamiento. Recordar que el primer FF es un divisor por 2 y
la segunda entrada CKB corresponde a un segundo divisor por 8, formado por los
3 F-F restantes que conforman al 74LS93.

Fig. 07 - Divisor por 6 y diagrama de tiempos.


Como ya se ha mencionado los impulsos aplicados a la entrada CKA, su salida
QA por la (patilla 13), se aplica de nuevo a la entrada CKB (patilla 1) de la cadena
de divisores siguientes, la salida QB se aplica a R01 y la salida QC a R02 y de
este modo conseguimos nuestro objetivo. Esto esta muy bien, ya que estamos
tratando de una serie de divisores en cadena y si pensamos un poco lograremos
estos objetivos, no obstante parece menos viable conseguir un divisor por un
nmero impar. La respuesta, la podemos ver a continuacin.

El Divisor por 9.
Con el fin de obtener la divisin por 9, hemos interconectado nuestro 74LS93 del
modo que se aprecia en la figura 08. Como siempre, los impulsos se aplican a la
entrada CKA y son recogidos en la salida S.

Fig. 08 - Divisor por 9 y diagrama de tiempos.


La salida S es la unin entre la salida QD y la R02, como puede verse. Observar
que el impulso de salida tiene un ancho de dos pulsos de entrada.

El divisor por 10.


Para obtener un divisor por 10, el conexionado de las entradas y salidas del
circuito integrado 74LS93 o similar, se debe corresponder con lo descrito en la
figura 09 que se muestra debajo de estas lneas.

Fig. 09 - Divisor por 10 y diagrama de tiempos.

El Divisor por 12.


A fin de obtener un divisor por 12, muy utilizado (en su momento) en la generacin
de relojes electrnicos por su particularidad, podemos obtener si conectamos en
un 74LS93 o similar, sus patillas segn lo descrito en la figura 10.

Fig. 10 - Divisor por 12 y diagrama de tiempos.

El divisor de decimal 74LS90.


Por su versatilidad y utilidad en mltiples montajes que se han realizado desde
siempre en la industria y en algunas aplicaciones descritas en estas pginas,
describiremos la capacidad como divisor decimal, del circuito integrado 74LS90.

Fig. 11 - 74LS90 Divisor decimal

Este circuito integrado est compuesto por tres Flip-Flop Maestro-Esclavo y una
bscula RS, dispone de dos entradas diferenciadas de reloj CPA para el primer
Flip-Flop y CPBD, para B y D. Conectados de modo que nos proporcionan un
divisor por dos y un divisor por cinco, separados, las entradas de conteo estn
inhibidas y las cuatro salidas puestas a cero lgico o a una cuenta binaria
codificada a decimal (BCD) de nueve mediante lneas de reset directas con
puertas. Como se puede apreciar en la imagen de la anterior figura 09, la salida
QA no est conectada internamente a las siguientes etapas de conteo para una
mayor independencia y versatilidad.

El Divisor por 10 en BCD.


En la siguiente figura 12, mostramos la forma de obtener una divisin por 10 en
cdigo BCD mediante el circuito integrado 74LS90, este circuito est muy utilizado
por la industria durante mucho tiempo y hacemos hincapi en que se comprenda
el funcionamiento de este dispositivo ya que es la base para comprender los
divisores digitales que se emplean en muchos de los procesos de la industria.

Fig. 12 - Divisor por 10 en BCD con el 74LS90

El Divisor por 2, 4 y 5
Para el divisor por 5 utilizando el 74LS90, disponemos de dos formas distintas
para conseguir este tipo de divisor, en la figura 13, se muestra una de las dos
formas posibles sin necesidad de ninguna puerta adicional.

Fig. 13 - Divisor por 5 en BCD con el 74LS90


En la siguiente figura 14, presentamos la segunda forma de conseguir el divisor
por 5, en esta ocasin se utiliza el segundo grupo de bsculas o flip-flop
disponibles en el dispositivo 74LS90.

Fig. 14 - Otro divisor por 5 en BCD con el 74LS90

El Divisor por 2, 4, 8 y 9
En la figura 15, se muestra la forma de conectar el 74LS90 para conseguir que ste divida
por 9.

Fig. 15 - El divisor por 9 en BCD con el 74LS90


Habr que observar que en cada divisor, dependiendo de la tecnologa utilizada, el impulso
del que se sirve un flip-flop para cambiar de estado, puede ser el flanco de subida o el
flanco de bajada. Es decir, por ejemplo, viendo la grfica de tiempos de la figura 15, se
observa que el impulso CKA activa la salida A justo en su salida, o sea, al bajar su nivel
lgico a cero, a esto se le llama flanco de bajada, lo que nos indica que la salida A se activa
en su flanco de subida y no cambia su estado lgico hasta que, se produce un nuevo flanco
de bajada en el impulso de CKA, en este caso se produce el cambio de estado de la salida A
que, vuelve a cero. Tambin se les suele llamar flanco izquierdo y flanco derecho
respectivamente, en algunos tratados.

Aclaracin.
La importancia y utilidad de los divisores en sus variantes, radica en la precisin, por
ejemplo, en la necesidad de conocer la frecuencia exacta de una seal electromagntica del
tipo que sea, ya que cuanto mayor sea la exactitud de la divisin tanto mayor ser la
precisin de la medicin realizada con dicha divisin.
Otro ejemplo podramos hallarlo en la medicin del tiempo, un hecho tan natural como es
conocer la hora y sin embargo, este hecho hace necesario realizar un oscilador de muy alta
frecuencia y que cuya frecuencia sea estable, que no vare, influenciada por la temperatura

o los parsitos electromagnticos del entorno o por las variaciones de la tensin de


alimentacin, entre otros.
Esa frecuencia ideal, tendra que reducirse de algn modo, esto es, dividirla en una porcin
exacta que, siempre y en cualquier momento nos de invariablemente en la salida, la misma
cuenta, de este divisor depende directamente la exactitud de nuestro reloj, por ese mismo
motivo se necesita una frecuencia muy alta, precisamente para poder hacer una divisin lo
ms pequea posible como puede ser una fraccin de segundo, para utilizarla
posteriormente en la cuenta del tiempo. Pero bueno, eso se trata con ms profundidad en los
tratados especializados en la medicin del tiempo y frecuencmetros que, estn fuera de este
tratado.
Por el presente consideramos que ha quedado descrito con bastantes ejemplos los diferentes
tipos de divisores lgicos y las capacidades de los dispositivos que nos presenta la familia
TTL. En un prximo caso abordaremos si se considera necesario el uso de la familia
CMOS.
http://www.hispavila.com/3ds/lecciones/lecc8.htm