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2015A
FIEE-
FIEE-
INFORME
DE
CIRUITOS
ELECTONICOS
JFET EN AC
OBJETIVOS:
-Analizar el comportamiento del transistor FET en circuitos de
polarizacin.
-A partir de las mediciones obtenidas, comparar los resultados
tericos con los resultados prcticos.
-|Utilizar
herramientas
de
simulacin
para
analizar
el
comportamiento de los circuitos implementados.
I. MARCO TERICO:
FIEE-
FIEE-
FIEE-
FIEE-
*SIMULACION EN PROTEUS
DISEO 1
Divisor de voltaje
+12v
R1
R2
6.8M
3.3K
D= 3.34 mA
I
Q1
V =12
2N4222A
1
=1.54
6.8+1
R4(2)
I=0.00334903
R3
1M
R4
GS= 7.34
V
2.2K
RG =0.87 M
Hallando
gm=
gm
2.5
7.34
1
=0.026
8
8
FIEE-
3.3
1+2.2(0.026)
A v =0.81
A i=(0.026)
0.87 M
1+2.2(0.026)
A i=0,O 21.103
DISEO 2
FIEE-
FIEE-
I D =1.17
+12v
R5
C2
10k
GS= 2.57
V
100uF
C1
Q2
2N4222A
P=8
V
10nF
C1(1)
R6
R7
10k
10k
C3(2)
I=0.00117697
DSS= 5 mA
I
C3
100uF
gm=
2.2
1+2.2( 0.84)
2.2
1+2.2(0.84 )
A v =(0.84)
v =0.64
A
A i=(0.84)
i=0.64
A
LAB.DE CIRCUITOS ELECTRONICOS I J FET
2.5
2.57
1
=0.84
8
8
FIEE-
SIMULANDO LA SEAL
+12v
R2
3k
C3
A
100uF
C1(1)
Q?
C1
2N4222A
D
10nF
R1
10k
C2
R4
3k
100uF
DE FORMA EXPERIEMENTAL
FIEE-
FIEE-
FIEE-
PREGUNTAS
POR QUE RAZON SOLO SE TOMA EN CUENTA LA CORRIENTE
ID ?
FIEE-
FIEE-
VDS en cada nivel de VGS y VDS mx especifica el valor mximo para este
parmetro. La corriente de saturacin IDSS es la corriente de drenaje mxima y
el nivel de disipacin de potencia mximo define la curva trazada como se
describi para transistores BJT. La regin sombreada resultante es la regin de
operacin normal para un diseo de amplificador.
*CONCLUSIONES
-Se aprecia que la seal de salida se reduce a comparacin de la de entrada.
-La apreciacin e la seal reducida se corrobora tanto experimental mente
como en la simulacin en proteus como se observa en las imgenes anteriores