Conexiones R StrataFlash

Tabla 11-1: FPGA de StrataFlash Conexiones

StrataFlash FPGA Pin Seal Categora Nombre Nmero funcin
SF_A24 A11 comparte con XC2C64A CPLD. El CPLD activamente durante estos pines FP
GA SF_A23 N11 configuracin, como se describe en el Captulo 16, SF_A22 V12 "XC2C64A
CoolRunner II CPLD". Tambin se conecta a FPGA de pines de E/S. SF_A24 es el SF_
A21 V13 como seal del conector FX2 FX2_IO< 32 >.
SF_A20 T12
SF_A19 V15 se conecta a los terminales A FPGA[19:0 ] a fin de apoyar la iniciati
va. SF_A18 U15
SF_A17 T16 SF_A16 U18 SF_A15 T17 SF_A14 R18 SF_A13 T18 SF_A12 L16 SF_A11 L15 dir
eccin SF_A10 K13 K12 SF_A9 SF_A8 K15 K14 SF_A7 SF_A6 J17 SF_A5 J16 SF_A4 J15 SF_A
3 J14 SF_A2 J12 SF_A1 J13 SF_A0 H17
Spartan-3E Kit de gua del usuario Junta www.xilinx.com 83 UG230 (v1.0) 9 de marzo
de 2006

R Captulo 11: Intel StrataFlash Paralelo NI Flash PROM

Tabla 11-1: FPGA de StrataFlash Conexiones
StrataFlash FPGA Pin Seal Categora Nmero de Nombre Funcin
SF_D15 T8 8 bits superiores de 16 bits cuando halfword SF_D14 R8 StrataFlash es
- SF_D13 P6 configurado para x16 datos SF_D12 M16 (SF_BYTE=alto).
SF_D11 M15 Las Seales SF_D<11:8 > Se conecta a FPGA
SF_D10 P17 usuario I/O. conecte los pasadores de carcter LCD DB[7:4 ].
SF_D9 R16 R15 SF_D8
SF_D7 N9 superior 7 bits de un byte de datos o 8 bits ms bajos de 16 bits halfwor
d. FPGA se conecta a los polos D[7:1 ] SF_D6 M9 datos en apoyo de la BPI.
SF_D5 R9 SF_D4 U9 V9 SF_D3 SF_D2 R10 SF_D
SPI_MISO1 P10 N10 Bit 0 del byte de datos y 16 bits halfword.
Se conecta a dispositivos FPGA pin D0/DIN en apoyo de la BPI. Comparte con otros
SPI perifricos y la plataforma Flash PROM.
SF_CE0 D16 StrataFlash Chip Enable. Se conecta a LOS PASES MENOS ADELANTADOS FPGA
pin0 para apoyar la iniciativa.
D17 StrataFlash SF_WE permitir la escritura. Se conecta al pin FPGA HDC para apo
yar la configuracin.
StrataFlash SF_OE C18 Chip Enable. Se conecta a los PMA FPGA pin1 para apoyar el
BPI configuracin.
C17 StrataFlash SF_BYTE Byte Activar. FPGA pin se conecta a
LOS PASES MENOS ADELANTADOS2 Control de apoyo a la BPI.
0: X8 1 datos: x16
B18 datos StrataFlash SF_STS seal del Estado. FPGA se conecta al usuario-I/O pin.
84 Www.xilinx.com Spartan-3E Starter Kit Junta Gua del usuario UG230 (v1.0) 9 de
marzo de 2006

R conexiones compartidas
conexiones compartidas
adems las conexiones de la FPGA, la memoria StrataFlash comparte algunas conexion
es a otros componentes.
Carcter
el carcter LCD LCD utiliza un de cuatro bits interfaz de datos. La pantalla conex
iones de datos tambin se comparten con el SF_D<11:8 > seales de la StrataFla

sh PROM. Tal como se muestra en la Tabla 11-2, la FPGA controla el acceso a la S

trataFlash PROM o el carcter LCD mediante las SF_CE LCD_RW0 y seales.
Tabla 11-2: FPGA de Control y pantalla LCD de StrataFlash
LCD_RW SF_CE0
1 1 La funcin FPGA lee desde el carcter LCD
0 0 Accede a la FPGA StrataFlash PROM.
Xilinx XC2C64A
La CPLD Xilinx XC2C64A CoolRunner CPLD controla el cinco lneas de direccin superio
r StrataFlash, SF_A<24:20 > durante la configuracin. Las cuatro direcciones
del modo de BPI las lneas de la FPGA, A<23:20 > no estn conectados. En su l
ugar, cuatro FPGA de pines de E/S para conectar el StrataFlash PROM SF_A lneas de
direccin superior<23:0 >. Consulte el Captulo 16, "XC2C64A CoolRunner CPLD
-II" para obtener ms informacin.
La ms importante lnea de direccin, SF_A< 24 >, no est fsicamente en los 16 Mb S
trataFlash PROM. Es de migracin hacia arriba a un nmero mayor de PROM StrataFlash
en el mismo espacio del encapsulado. Likewsie, el SF_A< 24> seal tambin est c
onectado con el FX2_IO< 32> seal en el FX2 conector de expansin.
La lnea de datos SPI menos importante lnea de datos StrataFlash, SF_D< 0 >,
se comparte con las seales de salida de datos serie SPI perifricos, SPI_MISO, y la
salida de serie de la plataforma Flash PROM tal como se muestra en la Tabla 113. Para evitar un conflicto, la FPGA aplicacin debe asegurarse de que slo una de l
as fuentes de datos se activa en cualquier momento.
Tabla 11-3: Posible Argumento de SPI_MISO (SF_D< 0 >)
Condicin de Datos Funcin
FPGA_M2 = Bajo Plataforma Flash enva datos sobre D0.
FPGA_M1 = Baja FPGA_M0 = Baja INIT_B = Alta SF_CE0 = Baja StrataFlash produce da
tos.
AD_CONV SF_OE = Bajo = Alta datos en serie se registra la salida del convertidor
A/D
SPI_SCK
DAC_CS salidas DAC = Bajo comando anterior en respuesta a SPI_SCK transiciones.
Spartan-3E SPI_SCK Starter Kit Junta www.xilinx.com Gua del Usuario 85 UG230 (v1.
0) 9 de marzo de 2006

R Captulo 11: Intel StrataFlash PROM Flash Paralelo NI

Limitaciones UCF Ubicacin
Direccin
Figura 11-2 proporciona la UCF restricciones para los pines de direcciones Strat
aFlash, incluida la E/S y la asignacin de pines I/O estndar utilizado.
; NETO "SF_A< 0 >" LOC = "H17" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT;
NETO "SF_A< 1 >" LOC = "J13" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; NE
TO "SF_A< 2 >" LOC = "J12" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; NETO
"SF_A< 3 >" LOC = "J14" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; NETO "
SF_A< 4 >" LOC = "J15" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; NETO "SF
_A< 5 >" LOC = "J16" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; "SF_A<
6 >" LOC = "J17" | IOSTANDARD = LVCMOS33 | UNIDAD = 4 = LENTO | MAT; "SF_A<
7 >" LOC = "K14" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT ; NETO "SF_A<
8 >" LOC = "K15" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; NETO "SF_A< 9
>" LOC = "K12" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; "SF_A< 10 >"
LOC = "K13" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; "SF_A< 11 >" LOC =
"L15" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT ; "SF_A< 12 >" LOC = "L16
" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; "SF_A< 13 >" LOC = "T18" | I
OSTANDARD = LVCMOS33 | = 4 | MAT = LENTO ; NETO "SF_A< 14 >" LOC = "R18" |

IOSTANDARD = LVCMOS33 | = 4 = LENTO ASCENSO/DESCENSO | ; "SF_A< 15 >" LOC

= "T17" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; NETO "SF_A< 16 >" LOC =
"U18" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; NETO "SF_A< 17 >" LOC =
"T16" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; "SF_A< 18 >" LOC = "U15"
| IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; "SF_A< 19 >" LOC = "V15" | IOST
ANDARD = LVCMOS33 | = 4 = LENTA ROTACIN | ; NETO "SF_A< 20 >" LOC = "T12" |
IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; "SF_A< 21 >" LOC = "V13" | IOSTA
NDARD = LVCMOS33 | = 4 = LENTO ASCENSO/DESCENSO | ; "SF_A< 22 >" LOC = "V1
2" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT ; NETO "SF_A< 23 >" LOC = "N
11" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; "SF_A< 24 >" LOC = "A11" |
IOSTANDARD = LVCMOS33 | = 4 = LENTO | ROTACIN
Figura 11-2: UCF Ubicacin Direccin StrataFlash limitaciones para entrada de
datos
Figura 11-3 proporciona la UCF restricciones para los pines de datos StrataFlash
, incluida la E/S y la asignacin de pines I/O estndar Usa.
; "SPI_MISO" LOC = "N10" | IOSTANDARD = LVCMOS33 | = 6 | MAT = LENTO ; NETO "SF_D
< 1 >" LOC = "P10" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; "SF_D< 2
>" LOC = "R10" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; "SF_D< 3 >" L
OC = "V9" | IOSTANDARD = LVCMOS33 | = 4 = LENTO ASCENSO/DESCENSO | ; NETO "SF_D&
lt; 4 >" LOC = "U9" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; "SF_D< 5 &g
t;" LOC = "R9" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; "SF_D< 6 >" LOC
= "M9" | IOSTANDARD = LVCMOS33 | UNIDAD = 4 = LENTO | MAT; "SF_D< 7 >" LOC =
"N9" | IOSTANDARD = LVCMOS33 | = 4 = LENTO ASCENSO/DESCENSO | ; NETO "SF_D<
8 >" LOC = "R15" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; NETO "SF_D< 9
>" LOC = "R16" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; "SF_D< 10 >"
LOC = "P17" | IOSTANDARD = LVCMOS33 | = 4 = LENTO ASCENSO/DESCENSO | ; "SF_D<
11 >" LOC = "M15" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; "SF_D< 12 &g
t;" LOC = "M16" | IOSTANDARD = LVCMOS33 | = 4 | MAT = LENTO ; NETO "SF_D< 13 &
gt;" LOC = "P6" | IOSTANDARD = LVCMOS33 | = 4 | MAT = LENTO ; NETO "SF_D< 14
>" LOC = "R8" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT ; "SF_D< 15 >"
LOC = "T8" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT
Figura 11-3: UCF las restricciones de espacio de StrataFlash Datos de I/Os
86 www.xilinx.com Spartan-3E Kit de inicio Gua del usuario Placa UG230 (v1.0) 9 d
e marzo de 2006

R de la FPGA Seleccin de modo

de Control Los Pasadores
La Figura 11-4 muestra la UCF limitaciones para los pines de control la StrataFl
ash, incluida la E/S y la asignacin de pines I/O estndar utilizado.
; "SF_WE" LOC = "D17" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; "SF_STS" LOC =
"B18" | IOSTANDARD = LVCMOS33 | = 4 | MAT = LENTO ; NETO "SF_OE" LOC = "C18" | IO
STANDARD = LVCMOS33 | = 4 = LENTO ASCENSO/DESCENSO | ; "SF_CE0" LOC = "D16" | IO
STANDARD = LVCMOS33 | = 4 = LENTO | MAT; "SF_BYTE" LOC = "C17" | IOSTANDARD = LVCM
OS33 | = 4 = LENTO | ROTACIN
Figura 11-4: UCF las restricciones de espacio de StrataFlash los pines de contro
l
Configuracin de la FPGA Seleccin de modo
conjunto Los Pasadores la FPGA modo de configuracin de los pasadores de la BPI o
modo BPI, como Se muestra en la Tabla 11-4. Consulte la Tabla 11-4: Seleccin de l
a BPI o BPI de modos de configuracin del cabezal (J30 en la Figura 4-2)
Modo de Configuracin Configuracin Pines FPGA en Modo Imagen 2:1:M0 StrataFlash
BPI de Configuracin de los puentes 0:1:0 FPGA se inicia en la direccin 0 y el incr
emento de espacio de direcciones.
El CPLD M0 controla las lneas de direccin M1
A[24:20 ] durante la BPI configuracin. M2
J30

BPI Abajo 0:1:1 FPGA se inicia en la direccin 0xFF_FFFF y descensos a travs direcc
in M0
espacio. El CPLD controles de M1
las lneas A[24:20 ] durante la BPI M2 configuracin.
Recursos relacionados con J30
J3 Intel StrataFlash
http://www.intel.com/design/flcomp/products/j3/techdocs.htm#datasheets Hoja de d
atos
Nota de aplicacin 827, Memoria Intel StrataFlash (J3) de Xilinx Spartan-3E
http://www.intel.com/design/flcomp/applnots/307257.htm Gua de diseo FPGA
Spartan-3E Kit de inicio Junta www.xilinx.com Gua del Usuario 87 UG230 (v1.0) 9 d
e marzo de 2006

R Captulo 11: Intel StrataFlash Paralelo NI Flash PROM

88 www.xilinx.com Spartan-3E Kit de inicio Gua del usuario Placa UG230 (v1.0) 9 d
e marzo de 2006

R
Captulo 12
Serie SPI Flash
El Spartan-3E Starter Kit incluye un STMicroelectronics M25P16 serie SPI 16 Mbit
Flash, por lo que resulta muy til en una gran variedad de aplicaciones. La memor
ia Flash SPI proporciona un medio alternativo para configurar la FPGA de una nue
va funcin de FPGA Spartan-3E como se muestra en la Figura 12-1. La memoria Flash
SPI tambin est disponible para la FPGA despus de la configuracin para una variedad d
e propsitos, tales como:
Fcil almacenamiento no voltil de datos Almacenamiento de cdigos de identificacin, nm
ros de serie, las direcciones IP, etc.
El almacenamiento de cdigo del procesador MicroBlaze que puede remedar en DDR SDR
AM.
Concentrador M25P16 FPGA Spartan-3E Serie SPI Flash SPI_MOSI MOSI/CSI_B (T4) D S
PI_MISO DIN/D0 (N10) Q SPI_SCK CCLK (U16) C SPI_SS_B CSO_B (U3) S
UG230_c15_01_030206
Figura 12-1: Spartan-3E Fpga Opcional Interfaz de Configuracin Flash SPI Tabla 12
-1: Seales de la interfaz SPI Flash
FPGA Pin Seal Descripcin Direccin
SPI_MOSI FPGASPI Serie T4 datos: salida principal, entrada esclava SPI_MISO FPGASP
I Serie N10 datos: Entrada Principal, salida esclava SPI_SCK U16 FPGASPI SPI_SS_B
Reloj U3 FPGASPI asincrnico, active-Low esclavo
UCF Ubicacin entrada de seleccin Restricciones
Figura 12-2 proporciona la UCF limitaciones para la serie SPI Flash PROM, inclui
da la E/S y la asignacin de pines I/O estndar utilizado.
; "SPI_SS_B" LOC = "U3" | IOSTANDARD = LVCMOS33 | MAT = LENTO | = 6 ; NETO "SPI_S
CK" LOC = "U16" | IOSTANDARD = LVCMOS33 | MAT = LENTO | = 6 ; NETO "SPI_MOSI" LOC
= "T4" | IOSTANDARD = LVCMOS33 | MAT = LENTO | UNIDAD = 6 ; # algunas conexiones
compartidas con SPI Flash, DAC, ADC, y AMP NETO "SPI_MISO" LOC = "N10" | IOSTAN
DARD = LVCMOS33
; NETO "SPI_ALT_CS_JP11" LOC = "R12" | IOSTANDARD = LVCMOS33 | MAT = LENTO| = 6
Figura 12-2: UCF las restricciones de espacio de SPI Flash para conexiones
Spartan-3E Starter Kit Junta www.xilinx.com Gua del Usuario 89 UG230 (v1.0) 9 de
marzo de 2006

R Captulo 12: Serie SPI Flash

Configuracin de Flash SPI
para configurar la FPGA de SPI Flash, la FPGA seleccin de modo conjunto los pasad
ores deben estar adecuadamente y el Flash SPI debe contener una imagen de config
uracin vlida.
Seleccione Modo SPI con ajustes de los puentes del cabezal J12 (XSPI Programacin)
Retirar la parte superior del puente, inserte la parte inferior dos como se mues
tra
puente J11
HECHO Pin LED
se ilumina cuando FPGA configurado correctamente PROG_B Interruptor Pulsador
Presione y suelte para iniciar la configuracin puente JP8 (XSPI)
cuando el aprendizaje utilizando Flash SPI XSPI utilidad, inserte un puente de c
ontacto bajo PROG_B UG230_c15_02_030906
Figura 12-3: Opciones de configuracin para
configurar el modo SPI FPGA Patillas Seleccin de modo
la FPGA configuracin los pasadores de modo modo SPI, como se muestra en la Figura
12-4. La ubicacin de los puentes de configuracin (J30) aparece en la Figura 12-3.
M0 M1 M2
J30
UG230_c15_03_030206
Figura 12-4: Modo de Ajuste los pasadores de modo SPI
90 www.xilinx.com Spartan-3E Kit de inicio Gua del usuario Placa UG230 (v1.0) 9 d
e marzo de 2006

R Configuracin de Flash SPI

SPI Crear un archivo Flash de serie PROM
los pasos siguientes describen cmo formatear un FPGA bitstream de PROM Flash SPI
de serie.
Ajuste de la configuracin
del FPGA Velocidad de reloj de 12 MHz es compatible con velocidad de reloj confi
guracin cuando se conecta a un M25P16 serie SPI Flash. Establecer las propiedades
para generar archivos de programacin para que la configuracin de 12, como se mues
tra en la Figura 12-5. Consulte "Generar la FPGA Configuration Bitstream Archivo
" en la FPGA Opciones de configuracin captulo para una descripcin ms detallada.
Regenerar la FPGA bitstream archivo de programacin con la nueva configuracin.
UG230_c15_04_030206
Figura 12-5: Configuracin de 12 MHz cuando se utiliza el M25P16 Flash SPI
Spartan-3E Kit de inicio Junta www.xilinx.com Gua del Usuario 91 UG230 (v1.0) 9 d
e marzo de 2006

R Captulo 12: Serie SPI Flash

Formato de una PROM Flash SPI Archivo
despus de generar el archivo de programa, haga doble clic en Generar PROM, ACE o
JTAG archivo para iniciar el impacto software, como se muestra en la Figura 12-6
.
UG230_c15_05_030206

Figura 12-6: Haga doble clic en Generar PROM, ACE o JTAG Archivo
se inicia despus del impacto, haga doble clic en Archivo PROM Formateador, tal co
mo se muestra en la Figura 12-7.
UG230_c15_06_030206
Figura 12-7: Haga doble clic en Archivo PROM Formateador
elegir 3 Parte SPI PROM PROM como destino, como se muestra en la Figura 12-8. Sel
eccione de cualquiera de los formatos de archivo DE PROM, el procesador Intel fo
rmato hexadecimal (MCS) es muy popular. El PROM Formateador intercambia automtica
mente el poco sentido que SPI Flash Gestin de cambio ms importantes de bits (MSB)
en primer lugar. Introduzca la ubicacin del directorio y el nombre de archivo de
PROM.
Haga clic en Siguiente > cuando haya terminado.
92 Www.xilinx.com Spartan-3E Kit de inicio Gua del usuario Placa UG230 (v1.0) 9 d
e marzo de 2006

R Configuracin de Flash SPI

UG230_c15_07_030206
Figura 12-8: Elija el tipo de objetivo de PROM, el formato de los datos y
la ubicacin del archivo de arranque Spartan-3E Kit placa tiene una serie SPI 16 M
bit Flash PROM. Seleccione 16 m. de la lista desplegable, como se muestra en la
Figura 12-9. Haga clic en Siguiente >.
UG230_c15_08_030206
Figura 12-9: Elija 16M
Spartan-3E Kit de gua del usuario Junta www.xilinx.com 93 UG230 (v1.0) 9 de marzo
de 2006

R Captulo 12: Serie SPI Flash

PROM el formateador, hace eco de la configuracin, como se muestra en la Figura 12
-10. Haga clic en Finalizar.
UG230_c15_09_030206
Figura 12-10: Haga clic en Finalizar despus de entrar en
la configuracin del formateador DE PROM PROM Formateador, a continuacin, le solici
ta el nombre de la(s) la FPGA configuration bitstream archivo. Como se muestra e
n la Figura 12-11, haga clic en Aceptar para comenzar a seleccionar los archivos
. Seleccione una FPGA bitstream archivo ( .bit). Elija No despus de seleccionar la
ltima archivo FPGA. Por ltimo, haga clic en ACEPTAR para continuar.
UG230_c15_10_030206
Figura 12-11: Introduzca FPGA Configuration Bitstream Archivo(s)
Cuando haya finalizado el formateo de PROM, el impacto software presenta los val
ores actuales de la PROM, la FPGA seleccione bitstream(s), y la cantidad de espa
cio consumido por PROM el bitstream. La Figura 12-12 muestra un ejemplo de un nic
o XC3S500E FPGA bitstream almacenados en un XCF04S Plataforma Flash PROM.
94 Www.xilinx.com Spartan-3E Kit de inicio Gua del usuario Placa UG230 (v1.0) 9 d
e marzo de 2006

R Configuracin de Flash SPI

UG230_c15_11_030206
Figura 12-12: Formato de PROM

de PROM DE generar el archivo, haga clic en Operaciones Generar archivo, como se

muestra en la Figura 12-13.
UG230_c15_12_030206
Figura 12-13, haga clic en Operaciones Generar archivo para crear el formato de
archivo, como se muestra en la Figura 12-14, el impacto software indica que el a
rchivo PROM se cre con xito. El PROM Formateador crea un archivo de salida en func
in de la configuracin se muestra en la Figura 12-8. En este ejemplo, el archivo de
salida se llama MySPIFlash.control y vigilancia.
UG230_c15_13_030206
Figura 12-14: PROM del formateador Archivo conseguido
Spartan-3E Kit de inicio Junta www.xilinx.com Gua del Usuario 95 UG230 (v1.0) 9 d
e marzo de 2006

R Captulo 12: Serie SPI Flash

Descargar el diseo en Flash SPI
Hay varios mtodos para programar la memoria Flash SPI, como se indica a continuac
in.
Utilizar el software de programacin XSPI con XAPP445. Descargue el Flash SPI a tr
avs del puerto paralelo con un JTAG cable de programacin paralela (no se incluye e
n el kit).
Utilice el PicoBlaze programador Flash SPI en diseos de referencia. Use un emulad
or de terminal, como hipervnculo, para descargar los datos de programacin Flash SP
I a travs del puerto serie del PC a la FPGA. El procesador PicoBlaze incorporado
despus en programas la serie SPI Flash. Consulte el apartado "Recursos", en la pgi
na 102.
A travs de la cadena JTAG de FPGA, utilizar un JTAG herramienta para programar la
SPI Flash conectado a la FPGA. Ver el enlace a la Universal Flash SPI Captura t
utorial programacin en "Recursos relacionados", en la pgina 102.
Programacin adicional se prestar apoyo en el ISE 8.2i software.
Descargar el Flash SPI XSPI utilizando
los pasos siguientes describen cmo descargar la memoria Flash SPI DE PROM XSPI ut
ilizando la herramienta de programacin.
Descargue e instale la Utilidad de programacin XSPI
Descargar nota de aplicacin XAPP RESOURCE445 y el software de programacin asociado
XSPI (ver "Recursos relacionados", pgina 102). Descomprima el XSPI software en
el ordenador.
Conecte un cable de programacin paralela JTAG
XSPI La utilidad de programacin paralela utiliza un JTAG cable de programacin, tal
es como:
Xilinx Cable paralelo IV con cables areos Digilent JTAG3 cable de programacin
estos cables no son proporcionados con el Spartan-3E Kit de junta, pero se puede
comprar por separado, ya sea desde el Xilinx Tienda en lnea o de Digilent, Inc.
(ver "Recursos relacionados", pgina 102).
En primer lugar, apague la alimentacin de la Spartan-3E Kit de junta.
Si el cable USB est conectado a la placa base, desconecte. Conectarse simultneamen
te tanto el cable USB y el cable paralelo al PC software confunde el impacto.
Conecte un extremo del JTAG cable de programacin en paralelo el puerto paralelo d
e la impresora del ordenador.
Conectar el JTAG extremo del cable en el cabezal J12, como se muestra en la figu
ra 12-15a. La ubicacin fsica del cabezal J12 es ms claramente se muestra en la Figu
ra 12-3, pgina 90. El J12 del cabezal se conecta directamente a la memoria Flash
SPI las patillas; que no est conectada a la cadena JTAG.
El JTAG3 cable directamente se monta en el cabezal J12. Las etiquetas en el JTAG
3 cable hacia el J11 puentes. Si se utilizan cables sueltos, que debe estar cone
ctado como se muestra en la figura 12-15b y Tabla 12-2. Nota el cdigo de color de
los cables. El gris es INIT desconectadas.

96 Www.xilinx.com Spartan-3E Kit de inicio Gua del usuario Placa UG230 (v1.0) 9 d
e marzo de 2006

R Configuracin de Flash SPI

a) JTAG3 Conector paralelo b) Cable paralelo III o IV Cable paralelo con cables
areos
UG230_c15_14_030206
Figura 12-15: Fijacin de un JTAG Cable de programacin paralela a la Junta
Tabla 12-2: Las conexiones de cable a
cable del cabezal J12 y
J12 Conexiones Etiquetas etiqueta de cabecera SEL SDI SDO JTAG SCK GND VCC3 Etiq
ueta de TMS TDI TDO TCK GND VCC
Terminales Etiqueta TMS/TDI y TDO/TCK/ TIERRA/ VREF/PROG DIN HECHO CCLK VREF GND
Introduzca un puente en JP8 y mantenga bajo
el JTAG PROG_B programacin paralela accede directamente al cable Flash SPI los pa
sadores. Para evitar conflictos con seal la FPGA, asegrese de que los pasadores de
FPGA son de alta impedancia.
Fuerza de la FPGA pin PROG_B baja mediante la instalacin de un puente de JP8, jun
to a la PROG botn, como se muestra en la Figura 12-16. Vase la Figura 12-3, en la
pgina 90 y localice el puente JP8 y sus alrededores lugares de inters.
JP8 JP8
PROG PROG GND GND
PREDETERMINADO PREDETERMINADO SIN PUENTE PROG PROG NO PUENTE
a puente) No operacionales: FPGA (por defecto) b) Puente instalado: FPGA en esta
do de configuracin, E/S de alta impedancia
UG230_c15_15_030206
Figura 12-16: Instalacin del puente JP8 tiene la FPGA en estado de configuracin
vuelva a conectar la alimentacin de la Spartan-3E Kit de junta.
Spartan-3E Starter Kit Junta www.xilinx.com Gua del Usuario 97 UG230 (v1.0) 9 de
marzo de 2006

R Captulo 12:
Programacin de la Serie Flash SPI el SPI Flash con el Software XSPI
Abrir una ventana de lnea de comandos o de DOS y cambiar a la XSPI directorio de
instalacin.
El software de instalacin XSPI tambin incluye una breve gua de usuario, adems de XAP
P445.
Tipo xspi en la lnea de comandos para ver ayuda rpida.
Escriba el siguiente comando en el intrprete de comandos para el programa Flash S
PI SPI utilizando el formato de archivo Flash generado anteriormente. Esto verif
ica que la memoria Flash SPI es una M25P16 Flash SPI y, a continuacin, borra, pro
gramas, y por ltimo verifica que el flash.
C: \xspi>xspi -spi_dev m25p16 -spi_epv -mcs -i MySPIFlash.mcs -o output.txt
un descargo aviso aparece en la pantalla. Pulse la tecla Intro para continuar. T
odo el proceso de programacin tarda un poco ms de un minuto, como se muestra en la
Figura 12-17.
- ==< Pulse INTRO para aceptar y continuar > ==Inicio : Lunes 27 Feb 13:37:07 2006
==> Control dispositivo de SPI [STMicro_M25P16_VER_00100] cdigo ID(s) - densid
ad = [ 2097152] bytes = [ 16777216] bits - mfg_code = [ 0x20] - memory_type = [
0x20] - density_code = [ 0x15] + -----------------------------------------+ | ID
de dispositivo cdigo(s) verificar =============> [ OK ] | + -----------------

------------------------+ => Operacin: Borrar => Operacin: programa y verifi

car mediante archivo [MySPIFlash.mcs] Programado [ 283776] [ 283776] bytes (w/ s
ondeo) verificado [ 283776] [ 283776] bytes (0 errores) --> Total de bytes de
sajustes [ 0] (ver [temp.txt]) Finaliza: Lunes 27 Feb 13:38:22 2006 reloj tiempo
transcurrido (00:01:15) = 75 segundos
Figura 12-17: Programacin de la M25P16 Flash SPI con el Utilidad de programacin XS
PI
despus de la programacin de la Flash SPI, retire el puente JP8, como se muestra en
la figura 12-16a. Si bien programado, la FPGA, a continuacin, configura automtica
mente de la PROM Flash SPI y luces LED. El LED se muestra en la Figura 12-3.
98 Www.xilinx.com Spartan-3E Starter Kit Junta Gua del usuario UG230 (v1.0) 9 de
marzo de 2006

R Los detalles de diseo

los detalles de diseo
La Figura 12-18 ofrece detalles adicionales de la memoria Flash SPI interfaz que
se utiliza en el Spartan-3E Kit de junta. En la mayora de las aplicaciones, esta
interfaz es tan sencilla como la que se muestra en la Figura 12-1. El Spartan-3
E Kit de junta, sin embargo, es compatible con gran variedad de opciones de conf
iguracin adicionales, lo que demuestra las capacidades Spartan-3E.
3,3 V
concentrador M25P16 FPGA Spartan-3E Serie SPI Flash SPI_MOSI MOSI/CSI_B (T4) D S
F_A SPI_MISO< 17> (T16) VS2/A17 DIN/D0 (N10) Q SF_A SPI_SCK< 18> (U1
5) VS1/A18 CCLK (U16) C W SF_A SPI_SS_B < 19> (V15) VS0/A19 CSO_B (U3) S11
Usuario SPI_ALT_CS_JP HLD-I/O (R12)
CAD
puente J11 bus
S
PI Y EL ADC O_B O_BS SC SC ROM_C
una Plataforma
Flash sh s Estratos de
programacin Flash otro dispositivo del cabezal J12
UG230_c15_17_030306
Figura 12-18:
V EL DI CK S S .3 S3 GND
Interfaz SPI Flash detalles de diseo
Compartido Bus SPI con perifricos
despus de la configuracin, la configuracin de Flash SPI los pasadores estn disponibl
es para la aplicacin. En el Spartan-3E Kit de junta, el bus SPI es compartida por
otros SPI de dispositivos perifricos, como se muestra en la Figura 12-18. Para a
cceder a la memoria Flash SPI despus de la configuracin, la FPGA aplicacin debe des
activar las otras los dispositivos en el bus PCI. Tabla 12-3 muestra los nombres
de las seales y desactivar los valores de los otros dispositivos.
Tabla 12-3: Desactivar otros dispositivos de Bus SPI
Dispositivo desactivado Desactivar seal Valor
DAC_CS convertidor de digital a analgico (DAC) 1 1 preamplificador programable AM
P_CS AD_CONV del convertidor analgico-digital (ADC) 0 SF_CE0 StrataFlash Flash Pa
ralelo 1 PROM PROM Flash Plataforma FPGA_INIT_B 1
Spartan-3E Kit de gua del usuario Junta www.xilinx.com 99 UG230 (v1.0) 9 de marzo
de 2006

R Captulo 12: Serie SPI

Flash SPI Flash otras seales de control
El M25P16 SPI Flash dispone de dos entradas de control adicionales. La baja acti
va de proteccin contra escritura (W) y la activa de entrada baja retencin de bus (
HLD) son utilizadas y tira Alto a travs de un resistor de actuacin externo.
Variante Seleccione los pasadores, VS[2:0 ]
Cuando en SPI modo de configuracin, la FPGA muestras el valor de tres ejes, con l
a etiqueta VS[2:0 ], para determinar que SPI comando de lectura a la memoria Fla
sh SPI. Para el M25P16 Flash VS[2:0 ]= <1:1:1> cuestiones la secuencia cor
recta de comandos. La VS[2:0 ] los pasadores se tira Alto externamente a travs de
resistencias de 3,3 V. La VS[2:0 ] los pasadores paralelos son tambin lneas de di
reccin NI Flash A[19:17 ] en la FPGA de la BPI modo de configuracin y estas seales
tambin se conectan al Flash paralelo StrataFlash PROM. Despus de SPI, el VS[2:0 ]
patillas se programable por el usuario de pines de E/S, lo que permite acceso co
mpleto a la PROM StrataFlash, pese a que el FPGA configurados de SPI Flash.
Bloque de puentes J11
En SPI modo de configuracin, la FPGA selecciona el SPI Flash al afirmar el pasado
r CSO_B Baja. En el Spartan-3E Kit de junta, el CSO_B unidades pin en el puente
J11 bloque. Este bloque de puente ofrece la opcin de mover el directorio Flash SP
I de seleccionar la lnea (SPI_ALT_CS_JP11). Esta manera, otro dispositivo Flash
SPI se puede comprobar mediante el cambio de la configuracin de los puentes JP11
y la conexin de la alternativa en la plataforma Flash SPI JP12.
De forma predeterminada, los dos puentes se insertan en el puente encabezado de
bloque J11 intermedio.
Programacin del cabezal J12
Como se muestra en la Figura 12-15, pgina 97, del cabezal J12 acepta un JTAG cabl
e de programacin paralela al programa el SPI Flash.
Diseo Multi-Package
STMicroelectronics fue bastante inteligente cuando se defini el diseo de paquetes
para el M25Pxx familia Flash SPI de serie. El Spartan-3E Kit de placa es compati
ble con los tres tipos de formatos que se utilizan para los 16 Mbit dispositivo,
como se muestra en la Figura 12-19. De forma predeterminada, el bordo de los bu
ques con 8 latiguillos, 8x6 mm MLP paquete. El diseo del paquete tambin es compati
ble con la 8-pin SOIC y el paquete 16-pin SOIC paquete. Patilla 1 para el 8-pin
SOIC y paquetes MLP est situado en la esquina superior izquierda. Sin embargo, el
pin 1 de la 16-pin SOIC paquete est situado en la esquina superior derecha, porq
ue el paquete se gira 90 . El 16-pin SOIC paquete tambin tienen cuatro patas de c
ada lado que no se conectan a la placa base. Estos pines deben ser dejado flotan
do. Por qu admitir varios paquetes? En una palabra, la flexibilidad. El diseo del p
aquete...
Migracin de densidad entre pequeas y grandes de PROM Flash SPI de densidad. No tod
as las densidades Flash SPI estn disponibles en todos los paquetes. La memoria Fl
ash SPI estrategia de migracin sigue muy bien con las patas migracin de Xilinx FPG
As.
Configuracin coherente diseo PROM cuando migran entre densidades FPGA.
La FPGA Spartan-3E de FG320 es compatible con la huella del paquete XC3S500E, la
XC3S1200E y el XC3S1600E dispositivos tipo FPGA sin modificacin. La memoria Flas
h SPI de similar diseo de paquetes permite flexibilidad en la configuracin asociad
a PROM. Envo de la forma ptima de memoria Flash SPI para la FPGA montados en la pl
aca.
100 Www.xilinx.com Spartan-3E Kit de inicio Gua del usuario Placa UG230 (v1.0) 9
de marzo de 2006

R Los detalles de diseo

garanta de suministro. Si una cierta densidad Flash SPI no est disponible en el pa
quete deseado, cambie a otro estilo de paquete o de diferente densidad para gara

ntizar la disponibilidad.
ESPERA Q S
Pin VCC 1:16
-pin Pin SOIC 1:8
pines SOIC (no conectar) 8-cable
VCC MLP S Q MANTENGA PULSADO W C GND D
(no conectar)
CON GND D C
UG230_c15_18_030606
Figura 12-19: Multi-Package STMicroelectronics Diseo de la familia M25Pxx
Spartan-3E Kit de gua del usuario Junta www.xilinx.com 101 UG230 (v1.0) 9 de marz
o de 2006

R Captulo 12: Serie SPI Flash

Recursos relacionados
XAPP445: Configuracin E Xilinx Spartan-3 FPGA con memorias Flash SPI
http://www.xilinx.com/xlnx/xweb/xil_publications_display.jsp?category= Aplicacin+
Notas/FPGA+Prestaciones+y+Design/Configuracin&mostrar=xapp445.pdf
Programacin Flash SPI XSPI
http://www.xilinx.com/xlnx/xweb/xil_publications_display.jsp?category= Utilidad
Aplicacin+Notas/FPGA+y+De+Design/Configuracin&mostrar=xapp445.pdf
Xilinx Cable paralelo IV con cables areos
http://www.xilinx.com/xlnx/xebiz/productview.jsp?sGlobalNavPick=&category=-1
9314
Digilent JTAG
http://www.digilentinc.com/Products/Catalog.cfm?Nav1=Products&Nav2=Cables&am
p;Cat=Cable3 Cable de programacin
STMicroelectronics M25P16 Serie SPI Flash
http://www.st.com/stonline/books/pdf/docs/10027.pdf Hoja de datos
AN1579: compatibilidad entre el SO8 y el paquete de la MLP M25Pxx en su aplicacin
http://www.st.com/stonline/products/literature/an/9540.pdf
PicoBlaze SPI Programador Flash de serie, a travs de RS-232 (Diseo de referencia)
http://www.xilinx.com/s3estarter
Utilizando Flash de serie en el Spartan-3E Kit de inicio (Diseo de referencia)
Universal http://www.xilinx.com/s3estarter Flash SPI de programacin a travs de vid
eo de capacitacin JTAG
http://www.ricreations.com/JTAG-Software-Downloads.htm
www.xilinx.com 102 Spartan-3E Starter Kit Junta Gua del usuario UG230 (v1.0) 9 de
marzo de 2006

R
Captulo 13
DDR SDRAM
el Espartano Starter Kit-3E incluye placas de 512 Mbits (32M x 16) micras Tecnol
oga DDR SDRAM (MT46V32M16) con 16-bit interfaz de datos, como se muestra en la Fi
gura 13-1. Todos los pasadores interfaz DDR SDRAM conectarse a la FPGA de E/S en
el banco 3 FPGA. E/S y el Banco 3 DDR SDRAM con 2.5V, generados por una LTC3412
defecto regulador de la junta de entrada de la fuente 5V. La tensin de referenci
a 1,25 V, que es comn a los FPGA y DDR SDRAM, se genera mediante una resistencia
divisor de tensin 2,5 V de la rampa.
5.0V

2.5V LTC3412 defecto

1,25 V
FPGA Spartan-3E Micron DDR SDRAM de 512 Mb SD_A<12:0 > Vase el Cuadro A[12:
0 ] SD_DQ<15:0 > VREF Ver Tabla DQ[15:0 ] VREF SD_BA<1:0 > VCCO_3 co
nsulte la Tabla BA[1:0 ] VDD SD_RAS (C1) RAS# VDDQ SD_CAS (C2) CAS# SD_WE (D1) c
ircuito SD_UDM (J1) UQM MT46V32M16
SD_LDM (J2) LQM (32Mx16)
SD_UDQS (G3) UDQS SD_LDQS (L6) LDQS SD_CS (K4) CS# SD_CKE (K3) SD_CK_N BRCKE (J4)
CK# SD_CK_P (B9) GCLK9 (J5) CK
SD_CK_FB
UG230_c13_01_022406
Figura 13-1: FPGA Interfaz a una micra 512 Mbit DDR SDRAM
DDR SDRAM Todas las seales de interfaz han terminado.
Spartan-3E Kit de inicio Junta www.xilinx.com Gua del usuario 103 UG230 (v1.0) 9
de marzo de 2006

R Captulo 13: DDR SDRAM

El reloj diferencial SD_CK_P pin se retroalimenta a FPGA pin B9 en el I/O Banco
0 a tener mejor acceso a uno de los FPGA Reloj digital de los Administradores (D
CMS). Este camino es necesario cuando se utiliza la controladora DDR OPB MicroB
laze. El MicroBlaze OPB DDR SDRAM controlador IP core tambin se puede acceder a l
a documentacin de la EDK 8.1i software de desarrollo (ver "Recursos relacionados"
, pgina 107).
Conexiones DDR SDRAM
Tabla 13-1 muestra las conexiones entre la FPGA y el DDR SDRAM.
Tabla 13-1: FPGA de conexiones DDR SDRAM
DDR SDRAM FPGA Pin Seal Categora Nmero de Nombre Funcin
SD_A12 P2 entradas Direccin
SD_A11 N5 SD_A10 SD_A9 T2 N4 SD_A8 SD_A7 H2 H1 H3 SD_A6 SD_A5 H4 Direccin SD_A4 F
4 SD_A3 P1 SD_A2 R2 R3 SD_A1 SD_A0 T1
104 www.xilinx.com Spartan-3E Kit de inicio Gua del usuario Placa UG230 (v1.0) 9
de marzo de 2006

conexiones R DDR SDRAM

Tabla 13-1: FPGA de conexiones DDR SDRAM (continuacin)
DDR SDRAM Pin FPGA Categora Nombre de la seal Nmero funcin
SD_DQ15 H5 entrada/salida de datos
SD_DQ14 H6 SD_DQ13 G5 G6 SD_DQ12 SD_DQ11 F2 SD_DQ10 SD_DQ9 F1 E1 E2 SD_DQ8 SD_DQ
7 M6 Datos6 SD_DQ SD_DQ5 M5 M4 M3 SD_DQ4 SD_DQ3 L4 L3 SD_DQ2 SD_DQ1 L1 L2 SD_DQ0
SD_BA1 K6 direccin del banco Entradas
SD_BA0 K5
C1 Comando SD_RAS Entradas
SD_WE SD_CAS C2 D1
J4 SD_CK_N reloj diferencial
SD_CK_P entrada J5
K3 SD_CKE Active-High activacin de reloj entrada Active-Low SD_CS K4 seleccin de c
hip Control de entrada J1 SD_UDM mscara de datos. Superior e Inferior las mscaras
de datos
SD_LDM J2
G3 Datos SD_UDQS Luz estroboscpica. Datos superior e inferior con luces estroboscp
icas

SD_CK_FB SD_LDQS L6 B9 SDRAM comentarios reloj en la parte superior DCM en FPGA.

Utilizado por algunos ncleos controlador DDR SDRAM
Spartan-3E Kit de gua del usuario Junta www.xilinx.com 105 UG230 (v1.0) 9 de marz
o de 2006

R Captulo 13: DDR SDRAM

UCF Ubicacin
Direccin Limitaciones
Figura 13-2 proporciona al usuario Archivo Restriccin (UCF) las limitaciones de l
a DDR SDRAM pines de direcciones, incluida la E/S y la asignacin de pines I/O estn
dar utilizado.
; "SD_A< 0 >" LOC = "T1" | IOSTANDARD = SSTL2_E ; NETO "SD_A< 1 >" L
OC = "R3" | IOSTANDARD = SSTL2_E ; NETO "SD_A< 2 >" LOC = "R2" | IOSTANDAR
D = SSTL2_E ; NETO "SD_A< 3 >" LOC = "P1" | IOSTANDARD = SSTL2_E ; NETO "S
D_A< 4 >" LOC = "F4" | IOSTANDARD = SSTL2_E ; NETO "SD_A< 5 >" LOC =
"H4" | IOSTANDARD = SSTL2_E ; NETO "SD_A< 6 >" LOC = "H3" | IOSTANDARD =
SSTL2_E ; NETO "SD_A< 7 >" LOC = "H1" | IOSTANDARD = SSTL2_E ; NETO "SD_A&
lt; 8 >" LOC = "H2" | IOSTANDARD = SSTL2_E ; NETO "SD_A< 9 >" LOC = "N4
" | IOSTANDARD = SSTL2 _E ; NETO "SD_A< 10 >" LOC = "T2" | IOSTANDARD = SS
TL2_E ; NETO "SD_A< 11 >" LOC = "N5" | IOSTANDARD = SSTL2_E ; "SD_A< 1
2 >" LOC = "P2" | IOSTANDARD = SSTL2_E
Figura 13-2: UCF Ubicacin limitaciones para DDR SDRAM Direccin Entrada de
datos
Figura 13-3 proporciona al usuario Archivo Restriccin (UCF) las limitaciones de l
a memoria DDR SDRAM pines de datos, incluida la E/S y asignacin de pines I/O estnd
ar utilizado.
; "SD_DQ< 0 >" LOC = "L2" | IOSTANDARD = SSTL2_E ; NETO "SD_DQ< 1 >"
LOC = "L1" | IOSTANDARD = SSTL2_E ; NETO "SD_DQ< 2 >" LOC = "L3" | IOSTAN
DARD = SSTL2_E ; NETO "SD_DQ< 3 >" LOC = "L4" | IOSTANDARD = SSTL2_E ; NET
O "SD_DQ< 4 >" LOC = "M3" | IOSTANDARD = SSTL2_E ; NETO "SD_DQ< 5 >"
LOC = "M4" | IOSTANDARD = SSTL2_E ; NETO "SD_DQ< 6 >" LOC = "M5" | IOSTAN
DARD = SSTL2_E ; NETO "SD_DQ< 7 >" LOC = "M6" | IOSTANDARD = SSTL2_E ; NET
O "SD_DQ< 8 >" LOC = "E2" | IOSTANDARD = SSTL2_E ; NETO "SD_DQ< 9 >"
LOC = "E1" | IOSTANDARD = SSTL2 _E ; NETO "SD_DQ< 10 >" LOC = "F1" | IOST
ANDARD = SSTL2_E ; NETO "SD_DQ< 11 >" LOC = "F2" | IOSTANDARD = SSTL2_E ;
"SD_DQ< 12 >" LOC = "G6" | IOSTANDARD = SSTL2_E ; NETO "SD_DQ< 13 >
" LOC = "G5" | IOSTANDARD = SSTL2_E ; NETO "SD_DQ< 14 >" LOC = "H6" | IOST
ANDARD = SSTL2_E ; NETO "SD_DQ< 15 >" LOC = "H5" | IOSTANDARD = SSTL2_E
Figura 13-3: UCF las restricciones de espacio para DDR SDRAM Datos de I/Os
106 www.xilinx.com Spartan-3E Kit de Placa UG230 Gua del usuario (v1.0) 9 de marz
o de 2006

Control R Recursos relacionados con

la Figura 13-4 proporciona al usuario Archivo Restriccin (UCF) las limitaciones d
e la memoria DDR SDRAM los pines de control, incluida la I/O asignacin de patilla
s y la E/S estndar utilizado.
; # Ruta para permitir la conexin de red conexin DCM superior "SD_CK_FB" LOC = "B9
" | IOSTANDARD = LVCMOS33 ; NETO "SD_WE" LOC = "D1" | IOSTANDARD = SSTL2_E ; NET
O "SD_UDQS" LOC = "G3" | IOSTANDARD = SSTL2_E ; NETO "SD_UDM" LOC = "J1" | IOSTA
NDARD = SSTL2_E ; NETO "SD_RAS" LOC = "C1" | IOSTANDARD = SSTL2_E ; NETO "SD_LDQ
S" LOC = "L6" | IOSTANDARD = SSTL2_E ; NETO "SD_LDM" LOC = "J2" | IOSTANDARD = S

STL2_E ; NETO "SD_CS" LOC = "K4" | IOSTANDARD = SSTL2_E ; NETO "SD_CKE" LOC = "K
3" | IOSTANDARD = SSTL2_E ; NETO "SD_CK_P" LOC = "J5" | IOSTANDARD = SSTL2_E ; N
ETO "SD_CK_N" LOC = "J4" | IOSTANDARD = SSTL2_E ; NET "SD_CAS" LOC = "C2" | IOST
ANDARD = SSTL2_E ; NETO "SD_BA< 1 >" LOC = "K6" | IOSTANDARD = SSTL2_E ; N
ETO "SD_BA< 0 >" LOC = "K5" | IOSTANDARD = SSTL2_E
Figura 13-4: UCF Ubicacin limitaciones para DDR SDRAM los pines de Control
VREF Pin FPGA Reserva
cinco patillas en I/O Banco 3 estn dedicados como referencia de tensin insumos, VR
EF. Estos pines no se pueden utilizar para fines generales de E/S en un diseo. Pr
ohibir el uso de estos software de pasadores con las limitaciones previstas en l
a Figura 13-5.
5I
# prohibir las clavijas CONFIG PROHIBIR VREF = D2; CONFIG PROHIBIR = G4; CONFIG
PROHIBIR = J6; CONFIG PROHIBIR = L5; CONFIG PROHIBIR = R4;
Figura 13-5: UCF StrataFlash Ubicacin las limitaciones de
recursos relacionados con los pines de control
Kit de diseo Xilinx Embedded (EDK)
http://www.xilinx.com/ise/embedded_design_prod/platform_studio.htm
MT46V32M16 (32M x 16) DDR SDRAM http://download.micron.com/pdf/datasheets/dram/d
dr/512MBDDRx4x8x16.pdf Hoja de datos
MicroBlaze OPB SDRAM de Double Data Rate (DDR) Controlador (v2.00b)
http://www.xilinx.com/bvdocs/ipcenter/data_sheet/opb_ddr.pdf
Spartan-3E Kit de gua del usuario Junta www.xilinx.com 107 UG230 (v1.0) 9 de marz
o de 2006

R Captulo 13: DDR SDRAM

108 www.xilinx.com Spartan-3E Kit de inicio Gua del usuario Placa UG230 (v1.0) 9
de marzo de 2006

R
Captulo 14
10/100 Ethernet Interfaz de capa fsica
del ejrcito espartano Starter Kit-3E incluye un Standard Microsystems83C185 LAN E
thernet 10/100 capa fsica (PHY) interfaz y Un conector RJ-45, como se muestra en
la Figura 14-1.
Con un controlador de acceso a medios Ethernet (MAC) implementado en la FPGA, la
junta puede conectarse a una red Ethernet estndar. Toda la sincronizacin se contr
ola desde una de 25 MHz oscilador.
Conector Ethernet RJ-45 (J19)
SMSC LAN83C185 PHY Ethernet 10/100
25 MHz Crystal UG230_c14_01_022706
Figura 14-1:10 PHY Ethernet con conector RJ-45
Spartan-3E Kit de gua del usuario Junta www.xilinx.com 109 UG230 (v1.0) 9 de marz
o de 2006

R captulo 14:10 Interfaz de Capa fsica Ethernet

Ethernet PHY Conexiones
La FPGA se conecta a la LAN83C185 PHY Ethernet estndar con un interfaz independie

nte del medio (MII), como se muestra en la Figura 14-2. Una descripcin ms detallad
a de las seales de interfaz, incluyendo la FPGA nmero pin, se muestra en la Tabla
14-1.
SMSC LAN83C185 FPGA Spartan-3E PHY Ethernet 10/100 E_TXD<3:0 > Vase el Cuad
ro TXD[3:0 ] E_TX_EN (P15) TX_EN E_TXD< 4> (R4) TXD4/TX_ER E_TX_CLK (T7) T
X_CLK E_RXD<3:0 > Ver Tabla RXD[3:0 ]
Conector RJ-45 E_RX_DV (V2) RX_DV E_RXD< 4> (U14) RXD4/RX_ER E_RX_CLK (V3)
RX_CLK E_CRS (U13) CRS E_COL 25,000 MHz (U6) COL E_MDC (P9) MDC
(U5) E_MDIO MDIO
UG230_c14_02_022706
Figura 14-2: FPGA se conecta a travs PHY Ethernet MII
Tabla 14-1: FPGA conexiones a la red LAN83C185 Ethernet PHY
FPGA Nombre Nmero Pin Seal Funcin
E_TXD< 4> R6 transmitir datos a. E_TXD< 4> tambin es el MII Error de
transmisin. E_TXD< 3> T5
E_TXD< 2> R5 E_TXD< 1> T15 E_TXD< 0> R11
E_TX_EN P15 de Activar.
E_TX_CLK T7 reloj de transmisin. 25 MHz en 100Base-TX y 2,5 MHz en 10Base-T.
E_RXD< 4> U14 Recibir Datos de.
E_RXD< 3> V14 E_RXD< 2> U11 E_RXD< 1> T11 E_RXD< 0> V8
V2 E_RX_DV Recibir datos vlidos.
110 Www.xilinx.com Spartan-3E Starter Kit Junta Gua del usuario UG230 (v1.0) 9 de
marzo de 2006

R MicroBlaze Ncleos IP Ethernet

Tabla 14-1: FPGA conexiones a la red LAN83C185 Ethernet PHY (continuacin)
FPGA Nombre Nmero Pin Seal Funcin
E_RX_CLK V3 Reloj de recepcin. 25 MHz en 100Base-TX y 2,5 MHz en 10Base-T.
E_CRS Deteccin de Portadora U13
U6 MII E_COL Deteccin de colisin.
P9 Gestin E_MDC Reloj. Reloj Serie de gestin.
Gestin E_MDIO U5 entrada/salida de datos.
MicroBlaze Ncleos IP Ethernet
Ethernet PHY est pensado principalmente para el uso con aplicaciones MicroBlaze.
Como tal, es un MAC de Ethernet es parte de la EDK Plataforma Base de Studio Sys
tem Builder. Tanto el pleno Ethernet MAC y la versin Lite estn disponibles para su
evaluacin, como se muestra en la Figura 14-3.
El controlador Ethernet MAC Lite core utiliza menos recursos FPGA y es ideal par
a aplicaciones que no requieren apoyo para interrupciones, back-to-back las tran
sferencias de datos, y los contadores de estadsticas.
UG230_c14_03_022706
Figura 14-3: Ncleos IP MAC de Ethernet de la Spartan-3E Kit de inicio
del MAC de Ethernet requiere restricciones de diseo bsico para satisfacer las dema
ndas requeridas.
Consulte el OPB hoja de datos Ethernet MAC (v1.02) para ms detalles. La frecuenci
a de reloj bus OPB debe estar a 65 MHz o superior para operaciones de Ethernet d
e 100 Mbps y 6,5 MHz o superior para operaciones de Ethernet de 10 Mbps.
Spartan-3E Kit de gua del usuario Junta www.xilinx.com 111 UG230 (v1.0) 9 de marz
o de 2006

R captulo 14:10 Interfaz de Capa fsica Ethernet

El hardware versiones de evaluacin de los ncleos MAC de Ethernet para funcionar ap

roximadamente ocho horas en silicon antes de que se agote el tiempo. Al fin la v

ersin completa del ncleo, visite el sitio web de Xilinx:
http://www.xilinx.com/ipcenter/processor_central/processor_ip/10-100emac/ 10-100
emac_order_register.htm
UCF Ubicacin Limitaciones
Figura 14-4 proporciona la UCF limitaciones para el interfaz Ethernet 10/100 PHY
, incluyendo la E/S y la asignacin de pines I/O estndar utilizado.
; "E_TXD< 4 >" LOC = "R6" | IOSTANDARD = LVCMOS33 | MAT = LENTO| = 8 ; NETO
"E_TXD< 3 >" LOC = "T5" | IOSTANDARD = LVCMOS33 | MAT = LENTO| = 8 ; NETO
"E_TXD< 2 >" LOC = "R5" | IOSTANDARD = LVCMOS33 | MAT = LENTO| = 8 ; NETO "
E_TXD< 1 >" LOC = "T15" | IOSTANDARD = LVCMOS33 | MAT = LENTO | = 8 ; NETO
"E_TXD< 0 >" LOC = "R11" | IOSTANDARD = LVCMOS33 | MAT = LENTO | = 8 ; NETO
"E_TX_EN" LOC = "P15" | IOSTANDARD = LVCMOS33 | MAT = LENTO| = 8 ; NETO "E_TX_CL
K" LOC = "T7" | IOSTANDARD = LVCMOS33 ; NETO "E_RXD< 4 >" LOC = "U14" | I
OSTANDARD = LVCMOS33 ; NETO "E_RXD< 3 >" LOC = "V14" | IOSTANDARD = LVCMOS
33 ; NETO "E_RXD< 2 >" LOC = "U11" | IOSTANDARD = LVCMOS33 ; NETO "E_RXD&l
t; 1 >" LOC = "T11" | IOSTANDARD = LVCMOS33 ; NETO "E_RXD< 0 >" LOC = "
V8" | IOSTANDARD = LVCMOS33 ; NETO "E_RX_DV" LOC = "V2" | IOSTANDARD = LVCMOS33
; NETO "E_RX_CLK" LOC = "V3" | IOSTANDARD = LVCMOS33 ; NETO "E_MDIO" LOC = "U5"
| IOSTANDARD = LVCMOS33 | MAT = LENTO | = 8 ; NETO "E_MDC" LOC = "P9 "| IOSTANDAR
D = LVCMOS33 | MAT = LENTO| = 8 ; NETO "E_CRS" LOC = "U13" | IOSTANDARD = LVCMOS3
3 ; NETO "E_COL" LOC = "U6" | IOSTANDARD = LVCMOS33
Figura 14-4: UCF las restricciones de espacio para Ethernet 10/100 PHY entradas
relacionadas con los recursos
Standard Microsystems SMSC LAN83C185
http://www.smsc.com/main/catalog/lan83c185.html PHY Ethernet 10/100
Ethernet Xilinx OPB Controlador de acceso a medios (EMAC) (v1.02a)
http://www.xilinx.com/bvdocs/ipcenter/data_sheet/opb_ethernet.pdf
Xilinx OPB Ethernet Lite Controlador de acceso a medios (v1.01a)
El controlador Ethernet MAC Lite core utiliza menos recursos FPGA y es ideal par
a aplicaciones que no requieren el apoyo de interrupciones, back-to-back las tra
nsferencias de datos, estadsticas y contadores.
http://www.xilinx.com/bvdocs/ipcenter/data_sheet/opb_ethernetlite.pdf
EDK 8.1i Documentacin
http://www.xilinx.com/ise/embedded/edk_docs.htm
www.xilinx.com 112 Spartan-3E Kit de Placa UG230 Gua del usuario (v1.0) 9 de marz
o de 2006

R
Captulo 15
conectores de expansin
El Spartan-3E Kit de placa base, que proporciona una gran variedad de conectores
de expansin de interfaz sencilla flexibilidad a otros componentes de la placa ba
se. La junta se compone de la siguiente expansin de E/S los encabezados (vase la F
igura 15-1):
UN Hirose 100-pin conector de borde con FPGA 43 usuario asociado de pines de E/S
, incluyendo hasta 15 LVDS diferencial E/S y dos pares de slo entrada
Tres pares 6 polos Mdulo Perifrico aterrizaje de las conexiones de Agilent o conne
ctorless probe Tektronix
puente JP9, I/O tensin de 0 Banco
predeterminado es 3,3 V, ajustada a 2,5 V para entrada/salida de diferencial
100-pin Hirose FX2 del conector J3
43 conexiones de E/S de alto rendimiento
J1 6-pin del cabezal J6 Accesorios Sonda
Connectorless Aterrizaje de analizador lgico sondas
J2 6-pin del cabezal Accesorios

J4 6-pin del cabezal Accesorios UG230_c12_01_030606

Figura 15-1: terminales de Expansin
100-pin Hirose FX2 Conector de borde (J3)
100-pin conector de borde se encuentra en el borde derecho de la placa base (con
sulte La Figura 15-1). Se trata de un conector Hirose FX2-100P-1.27DS cabezal
con 1,27 mm de ancho. En toda la documentacin, este conector se denomina FX2 cone
ctor.
Como se muestra en la Figura 15-2, FPGA 43 pines de E/S de la interfaz FX2 conec
tor. Todos, pero cinco de estos pasadores son verdad, bidireccional pines de E/S
capaz de conducir o recepcin de seales. Cinco clavijas, FX2_IP<38:35 > y FX
2_IP< 40> son slo de entrada las patillas en la FPGA. Estos pasadores son r
esaltadas en verde en la Tabla 15-1 y no puede conducir el FX2 conector, pero pu
ede recibir seales.
Spartan-3E Kit de gua del usuario Junta www.xilinx.com 113 UG230 (v1.0) 9 de marz
o de 2006

R Captulo 15: Conectores de Expansin

Hirose 100-pin Conector de expansin (J3) FPGA Spartan-3E
FX2_IO<34:1 > (Ver la tabla) (Ver la tabla) FX2_IP<38:35 > (consulte
la tabla) (ver tabla) FX2_IO< 39> (C3) (A. 44) FX2_IP< 40> (C15) (A
. 45) FX2_CLKIN (E10) (B. 46) FX2_CLKOUT (D10) (A. 47) FX2_CLKIO (D9) (B. 48) Ba
nco 0
(JP9)
2,5 V 3,3 V
5,0 V GND
UG230_c12_02_022406
Figura 15-2: FPGA Hirose conexiones a la 100-pin conector de borde
tres seales estn reservados principalmente como seales de reloj entre la junta y FX
2 conector, aunque los tres conectarse a pleno pines de E/S.
Tensin de alimentacin al conector
del Spartan-3E Kit de inicio junta proporciona la potencia al Hirose FX 100-pin
conector y junta a travs de dos fuentes (vase la Figura 15-2). El 5.0V proporcion
a una fuente de tensin para cualquier lgica de 5 V de la tabla o alternativamente
proporciona energa a los reguladores de voltaje en la placa base.
Una fuente de alimentacin independiente proporciona la misma tensin en que se apli
ca a la FPGA E/S del banco 0. Los FPGA I/Os que se conectan al conector Hirose e
stn en el banco 0. La E/S de Banco 0 es 3,3 V por defecto. Sin embargo, el nivel
de tensin se puede cambiar a 2.5V con puente JP9. FPGA algunos estndares de E/S y
sobre todo de los normas diferenciales como DTR resulten y LVDS- requieren una s
alida 2,5 V tensin de alimentacin.
Soporte para seales de alta velocidad a travs del conector, la mayora de los pines
en el lado B del FX2 conector estn vinculados a masa.
Disposicin de pines del conector y FPGA conexiones
Tabla 15-1 muestra el patillaje de Hirose 100-pin conector FX2 FPGA y el asociad
o las conexiones de las patillas. El FX2 connect cuenta con dos filas de conecto
res, ambos con 50 conexiones cada uno, se muestra en la tabla usando la luz somb
reado amarillo.
Tabla 15-1 tambin se destacan las conexiones compartidas para los ocho LED discre
tos, los tres 6-pin Headers Accesorios (J1, J2 y J4), y el cabezal connectorless
depuracin (J6).
114 Www.xilinx.com Spartan-3E Kit de inicio Gua del usuario Placa UG230 (v1.0) 9
de marzo de 2006

R 100-pin Hirose FX2 Conector de borde (J3)

Tabla 15-1: 100-pin Hirose FX2 Disposicin de pines del conector y FPGA Conexiones
(J3)
Conexiones del cabezal FX2 conector
A B Nombre de la seal LED Pin FPGA J1 J2 J6 JP4 (superior) (parte inferior) FPGA
Pin Nombre de la seal VCCO_0 1 1 ESCUDO VCCO_0 2 2 GND GND
3 3 TMS_B TDO_XC2C JTSEL TCK_B TDO_FX 4 4 5 2 5 GND GND
FX2_IO1 B4 ‹ ‹ 6 6 GND GND FX2_IO2 A4 ‹ ‹ 7 GND GND FX2_IO3
D5 ‹ ‹ 8 GND GND FX2_IO4 C5 ‹ ‹ 9 GND GND FX2_IO5 A6 ‹
‹ 10 10 GND GND FX2_IO6 B6 ‹ ‹ 11 11 GND GND FX2_IO7 E7 ‹ &#
139; 12 12 GND GND FX2_IO8 F7 ‹ ‹ 13 13 GND GND FX2_IO9 D7 ‹ &#13
9; 14 14 GND GND FX2_IO10 C7 ‹ ‹ 15 GND 15 GND FX2_IO11 F8 ‹ &#13
9; 16 GND 16 GND FX2_IO12 E8 ‹ ‹ 17 17 GND GND FX2_IO13 F9 LD7 ‹
18 GND 18 GND FX2_IO14 E9 LD6 ‹ 19 19 GND GND FX2_IO15 D11 LD5 ‹ 20 20
GND GND FX2_IO16 C11 LD4 ‹ 21 GND 21 GND FX2_IO17 F11 LD3 ‹ 22 22 GND
GND FX2_IO18 E11 LD2 ‹ 23 GND 23 GND FX2_IO19 E12 LD1 24 24 GND GND FX2_IO
20 F12 LD0 25 25 GND GND FX2_IO21 A13 26 26 GND GND FX2_IO22 B13 27 27 GND GND F
X2_IO23 A14 28 28 GND GND FX2_IO24 B14 29 29 GND GND FX2_IO25 C14 30 30 GND GND
FX2_IO26 D14 31 31 GND GND FX2_IO27 A16 32 32 GND GND FX2_IO28 B16 33 33 GND GND
FX2_IO29 E13 34 34 GND GND
Spartan-3E Kit de gua del usuario Junta www.xilinx.com 115 UG230 (v1.0) 9 de marz
o de 2006

R Captulo 15: Conectores de Expansin

Tabla 15-1: 100-pin Hirose FX2 Disposicin de pines del conector y FPGA Conexiones
(J3) (continuacin)
Comparte Conexiones del cabezal FX2 conector
A B Nombre de la seal LED Pin FPGA J1 J2 J6 JP4 (superior) (parte inferior) FPGA
Pin Nombre de seal
FX2_IO30 C4 35 35 GND GND FX2_IO31 B11 36 36 GND GND FX2_IO32 A11 37 37 GND GND
FX2_IO33 A8 38 38 GND GND FX2_IO34 G9 39 39 GND GND
FX2_IP35 D12 40 40 GND GND FX2_IP36 C12 41 41 GND GND FX2_IP37 A15 42 42 GND GND
FX2_IP38 B15 43 43 GND GND
FX2_IO39 C3 44 44 GND GND
FX2_IP40 C15 45 45 GND GND GND GND 46 E10 FX2_CLKIN
_CLKOUT FX2D10 47 47 GND GND
GND GND 48 48 D9 FX2_CLKIO 5.0V 5.0V 49 49 50 50 5.0V PROTECCIN
Compatible Junta
los siguientes placa es compatible con el FX2 conector de la Spartan-3E Kit de j
unta:
VDEC1 Decodificador de vdeo Junta de Digilent, Inc.
http://www.digilentinc.com/Products/Detail.cfm?Prod=VDEC1
conectores hembra de acoplamiento
del ejrcito espartano Starter Kit-3E junta utiliza un Hirose FX2-100P-1.27DS cone
ctor del cabezal. El cabezal se acopla a cualquier compatible 100-pin conector d
e receptculo, incluida la junta y no de los conectores del cable de bloqueo.
Diferencial E/S
del conector Hirose FX2 del cabezal, J3, admite hasta 15 E/S del diferencial y d
os pares de slo entrada pares mediante el DTR resulten LVDS o estndares de E/S, co
mo se muestra en la Tabla 15-2. Todas las operaciones de E/S pares apoyo termina
cin de entrada diferencial (DIFF_TERM) como se describe en el Spartan-3E hoja de
datos. Seleccionar pares tienen pistas de aterrizaje para las resistencias de te
rminacin externa.
Estas seales no son enrutadas con impedancia del diferencial coincide, como sera n
ecesario para obtener el mximo rendimiento. Sin embargo, todos los restos que las

longitudes similares a minimizar desviaciones.

116 Www.xilinx.com Spartan-3E Kit de Placa UG230 Gua del usuario (v1.0) 9 de marz
o de 2006

R 100-pin Hirose FX2 Conector de borde (J3)

Tabla 15-2: Diferencial E/S
resistencia externa Pares Par diferencial Nombre de seal FPGA FPGA Pin Pin Nombre
Direccin Designa DIFF_TERM
FX2_IO1 B4 IO_L24OBJETO0 I/O s 1 FX2_IO2 A4 IO_L24P_0 I/O s FX2_IO3 D5 IO_L23OBJET
O0 I/O s 2 FX2_IO4 C5 IO_L23P_0 I/O s FX2_IO5 A6 IO_L20OBJETO0 I/O s 3 FX2_IO6 B6 I
O_L20P_0 I/O s FX2_IO7 IO_L19E7 OBJETO0 I/O s 4 FX2_IO8 F7 IO_L19P_0 I/O s FX2_IO9
D7 IO_L18OBJETO0 I/O s 5 FX2_IO10 C7 IO_L18P_0 I /O s FX2_IO11 F8 IO_L17OBJETO0 I/
O s 6 FX2_IO12 E8 IO_L17P_0 I/O s FX2_IO13 F9 IP_L15OBJETO0 I/O s 7 FX2_IO14 E9 IP_
L15P_0 I/O s FX2_IO15 D11 IP_L09OBJETO0 I/O S 8 FX2_IO16 C11 IP_L09P_0 I/O s FX2_I
O17 F11 IO_L08OBJETO0 I/O s 9 R202 FX2_IO18 E11 IO_L08P_0 I/O s FX2_IO19 E12 IO_L0
6OBJETO0 I/O S 10 R203 FX2_IO20 F12 IO_L06P_0 I/O s FX2_IO21 A13 IO_L05P_0 I/O S 11
R204 FX2_IO22 B13 IO_L05OBJETO0 I/O s FX2_IO23 A14 IO_L04OBJETO0 I/O S 12 R205 FX
2_IO24 B14 IO_L04P_0 I/O s FX2_IO25 C14 IO_L03OBJETO0 I/O S 13 R206 FX2_IO26 D14 I
O_L03P_0 I/O s FX2_IO27 A16 IO_L01OBJETO0 I/O S 14 R207 FX2_IO28 B16 IO_L01P_0 I /
O s
FX2_IP35 D12 IP_L07OBJETO0 15 R208 FX2_IP36 C12 IP_L07P_0 FX2_IP37 A15 IP_L02OBJ
ETO0 16 R209 FX2_IP38 B15 IP_L02P_0
IO_L11OBJETO0/ FX2_CLKIN E10 I/O s GCLK5 17 R210 IO_L11P_0/ FX2_CLKOUT D10 I/O s G
CLK
Spartan-3E4 Starter Kit Junta www.xilinx.com Gua del usuario 117 UG230 (v1.0) 9 d
e marzo de 2006

R Captulo 15: Conectores de Expansin

Mediante Entradas diferenciales
LVDS y DTR resulten entradas diferenciales requieren terminacin de entrada. Hay d
os opciones disponibles.
La primera opcin es utilizar resistencias de terminacin externa, como se muestra e
n la Figura 15-3a. La junta ofrece pistas de aterrizaje de 100 resistencias de t
erminacin. Las resistencias no se cargan en la junta directiva tal como se sumini
stra. La resistencia designadores de referencia estn etiquetados en la serigrafa,
como se indican en la Tabla 15-2. Las pistas de aterrizaje se encuentran tanto e
n la parte superior e inferior de la placa, entre la FPGA y el FX2 conector. Las
resistencias no se cargan en la junta directiva tal como se suministra. Termina
cin exterior siempre es necesario cuando se utiliza el diferencial de entrada par
es 15 y 16.
La segunda opcin, que se muestra en la Figura 15-3b, es un Spartan-3E caracterstic
a denominada en el chip de terminacin del diferencial, el cual utiliza el atribut
o DIFF_TERM diferencial en las seales de E/S. Cada diferencial I/O pin incluye un
circuito que se comporta como un resistor de terminacin interior de aproximadame
nte 120. En el chip de terminacin del diferencial slo est disponible en I/O parejas
y no a la entrada de slo 15 pares como pares y 16 en la Tabla 15-2.
Las pastillas de 100 fin diferencial resistencia de montaje en superficie ( ~120
) FPGA FPGA
LxxN_ LxxN_ PAD0 PAD0
Seal De LxxP_0 LxxP_0
a) externos 100 resistencia de terminacin b) On-chip fin diferencial
UG230_c12_03_022406

Figura 15-3: diferencial de entrada Opciones de terminacin

Figura 15-4 y la Figura 15-5 muestra la ubicacin de la entrada del diferencial at
errizaje de resistencia de terminacin en la parte superior y el lado inferior de
la placa base. Tabla 15-2 indica que resistencia se asocia a un par diferencial.
UG230_c12_04_022406
Figura 15-4: Ubicacin de los electrodos Resistencia de terminacin en la parte supe
rior de la placa
118 www.xilinx.com Spartan-3E Kit de inicio Gua del usuario Placa UG230 (v1.0) 9
de marzo de 2006

R 100-pin Hirose FX2 Conector de borde (J3)

UG230_c12_05_022406
Figura 15-5: Ubicacin de los electrodos de Resistencia de terminacin en la parte i
nferior de la Junta
del diferencial con salidas de diferencial las seales de entrada no requieren nin
guna tensin especial. LVDS y salidas de diferencial las seales DTR resulten, por s
u parte, requieren una alimentacin de 2.5V I/O Banco 0. La junta ofrece la opcin d
e poder I/O Banco 0 con 3,3 V o 2,5 V. Figura 15-1, pgina 113 destaca la ubicacin
del puente JP9.
Si se utilizan salidas de diferencial en el FX2 conector puente JP9 a 2.5V. Si
el puente no se ajusta correctamente, el interruptor salidas correctamente, pero
los niveles de seal estn fuera de la especificacin.
FPGA PAD0
Seal LxxN_ LxxP_0
UG230_c12_06_022406
Figura 15-6: Salidas de diferencial
UCF Ubicacin Limitaciones
Figura 15-7 proporciona la UCF restricciones para los FX2 conector, incluida la
E/S y la asignacin de pines I/O estndar que utiliza, en el supuesto de que todas l
as conexiones individuales para uso de estndares de E/S. Estas conexiones del cab
ezal son compartidas con el 6-pin headers accesorios, como se muestra en la Figu
ra 15-11, pgina 122.
Spartan-3E Kit de gua del usuario Junta www.xilinx.com 119 UG230 (v1.0) 9 de marz
o de 2006

R Captulo 15: Conectores de Expansin

; "FX2_IP < 40 >" LOC = "C15" | IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; NE
T "FX2_IO< 39 >" LOC = "C3 "| IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; NET "
FX2_IP< 38 >" LOC = "B15" | IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; NET "FX
2_IP< 37 >" LOC = "A15" | IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; NET "FX2_
IP< 36 >" LOC = "C12" | IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; NET "FX2_IP
< 35 >" LOC = "D12" | IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; NET "FX2_IO&l
t; 34 >" LOC = "G9" | IOSTANDARD = LVCMOS33 | MAT = RPIDO | UNIDAD = 8 ; NET "F
X2_IO< 33 >" LOC = "A8" | IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; NET "FX2_
IO< 32 >" LOC = "A11" | IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; NET "FX2_IO
< 31 >" LOC = "B11" | IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; NET "FX2_IO&l
t; 30 >" LOC = "C4 "| IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; NET "FX2_IO<
29 >" LOC = "E13" | IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; NET "FX2_IO< 28
>" LOC = "B16" | IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; NET "FX2_IO< 27 &
gt;" LOC = "A16" | IOSTANDARD = LVCMOS33 | MONTN = | = 8 ; NET "FX2_IO< 26 &gt
;" LOC = "D14" | IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; NET "FX2_IO< 25 >"

LOC = "C14" | IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; NET "FX2_IO< 24 >" L

OC = "B14" | IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; NET "FX2_IO< 23 >" LOC
= "A14" | IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; NET "FX2_IO< 22 >" LOC =
"B13" | IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; NET "FX2_IO< 21 >" LOC = "
A13" | IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; #NET "FX2_IO< 20 >" LOC = "F
12" | IOSTANDARD = LVCMOS33 | ROTACIN = RPIDO | = 8 ; #NET "FX2_IO< 19 >" L
OC = "E12" | IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; #NET "FX2_IO< 18 >" LO
C = "E11" | IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; #NET "FX2_IO< 17 >" LOC
= "F11" | IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; #NET "FX2_IO< 16 >" LOC
= "C11" | IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; #NET "FX2_IO< 15 >" LOC =
"D11" | IOSTANDARD = LVCMOS33 | MAT = RPIDO | UNIDAD = 8 ; #NET "FX2_IO< 14 &g
t;" LOC = "E9" | IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; # El LED discretos son c
ompartidas con los siguientes 8 FX2 conexiones #NET "FX2_IO< 13 >" LOC = "
F9" | IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; NET "FX2_IO< 12 >" LOC = "E8"
| IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; NET "FX2_IO< 11 >" LOC = "F8" |
IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; NET "FX2_IO< 10 >" LOC = "C7 "| IOS
TANDARD = LVCMOS33 | | MONTN = = 8 ; # Estos cuatro conexiones compartidas con el
J4 de 6 pines del cabezal accesorios NETO "FX2_IO< 9 >" LOC = "D7" | IOST
ANDARD = LVCMOS33 | | MONTN = = 8 ; NET "FX2_IO< 8 >" LOC = "F7" | IOSTANDA
RD = LVCMOS33 | | MONTN = = 8 ; NET "FX2_IO< 7 >" LOC = "E7" | IOSTANDARD =
LVCMOS33 | | MONTN = = 8 ; NET "FX2_IO< 6 >" LOC = "B6" | IOSTANDARD = LVC
MOS33 | | MONTN = = 8 ; # Estos cuatro conexiones estn compartidas con el J2 6-pin
del cabezal accesorios NETO "FX2_IO< 5 >" LOC = "A6" | IOSTANDARD = LVCMO
S33 | | MONTN = = 8 ; NET "FX2_IO< 4 >" LOC = "C5" | IOSTANDARD = LVCMOS33
| | MONTN = = 8 ; NET "FX2_IO< 3 >" LOC = "D5" | IOSTANDARD = LVCMOS33 | |
MONTN = = 8 ; NET "FX2_IO< 2 >" LOC = "A4" | IOSTANDARD = LVCMOS33 | | MONTN
= = 8 ; # Estos cuatro conexiones compartidas con el J1 6-pin del cabezal acces
orios NETO "FX2_IO< 1 >" LOC = "B4" | IOSTANDARD = LVCMOS33 | | MONTN = = 8
; NET "FX2_CLKOUT" LOC = "D10" | IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; NET "FX
2_CLKIO" LOC = "D9" | IOSTANDARD = LVCMOS33 | | MONTN = = 8 ; # ==== FX2 Conector
(FX2) ==== NET "FX2_CLKIN" LOC = "E10" | IOSTANDARD = LVCMOS33
Figura 15-7: UCF las restricciones de espacio para accesorios Cabezales
www.xilinx.com 120 Spartan-3E Kit de Placa UG230 Gua del usuario (v1.0) 9 de marz
o de 2006

R Six-Pin
Six-Pin Accesorios Accesorios Cabezales Cabezales
La 6-Pin headers accesorio fcil interfaz de E/S mediante los diversos Digilent mdu
los perifricos (ver "Recursos relacionados", pgina 124). La ubicacin de la 6-pin h
eaders es proporcionado en la Figura 15-1, pgina 113.
Cabezal J1
J1 del cabezal, se muestra en la Figura 15-8, es el ms alto de la conector de 6 p
ines en el borde derecho de la placa base. Utiliza una hembra 6 polos hembra 90.
Cuatro pasadores FPGA conectarse a la J1 del cabezal, FX2_IO<4:1 >. Estos
cuatro seales tambin se comparte con el FX2 conector Hirose. La junta proporciona
3,3 V para los accesorios montados en placa en la J1 toma de la parte inferior.
FPGA Spartan-3E J1 FX2_IO1 (B4) FX2_IO2 (A4) FX2_IO3 (D5) FX2_IO4 (C5)
GND 3.3V
UG230_c12_07_022406
Figura 15-8: FPGA conexiones a la J1 Accesorio del cabezal
del cabezal J2
J2 del cabezal, se muestra en la Figura 15-9, es el ms bajo de conector de 6 pine
s en el borde derecho de la placa base. Utiliza una hembra 6 polos hembra 90. Cua
tro pasadores FPGA conectarse a la J2 del cabezal, FX2_IO<8:5 >. Estos cu
atro seales tambin se comparte con el FX2 conector Hirose.
La junta proporciona 3,3 V para los accesorios montados en placa en la J2 toma d

e la parte inferior.
FPGA Spartan-3E J2 FX2_IO5 (A6) FX2_IO6 (B6) FX2_IO7 (E7)
(F7) FX2_IO
GND 3.3V8
UG230_c12_08_022406
Figura 15-9: FPGA conexiones a la J2 del cabezal Accesorios
Spartan-3E Kit de gua del usuario Junta www.xilinx.com 121 UG230 (v1.0) 9 de marz
o de 2006

R Captulo 15: Conectores de Expansin

del cabezal J4
J4 del cabezal, se muestra en la Figura 15-10, se encuentra inmediatamente a la
izquierda de la J1 del cabezal. Utiliza un cabezal de 6 pines de 0,1 pulgadas ju
ego centrado los pasadores. Cuatro pasadores FPGA conectarse a la J4 del cabezal
, FX2_IO<12:9 >. Estos cuatro seales tambin se comparte con el FX2 conector
Hirose. La junta proporciona 3,3 V para los accesorios montados en placa en la
J4 toma de la parte inferior.
FPGA Spartan-3E J4 FX2_IO9 (D7)
(C7) FX2_IO10 (F8) FX2_IO11 (E8) FX2_IO
GND 3.3V12
UG230_c12_09_022406
Figura 15-10: FPGA conexiones a la J4 para accesorios
UCF Ubicacin del Cabezal Limitaciones
Figura 15-11 le proporciona al usuario Archivo Restriccin (UCF) limitaciones para
accesorio encabezados, el I/O asignacin de patillas y la E/S estndar utilizado. E
stas conexiones del cabezal son compartidas con el FX2 conector, como se muestra
en la Figura 15-7, pgina 120.
; #NET "J1 < 3 >" LOC = "C5" | IOSTANDARD = LVTTL | ROTACIN = LENTO | = 6;
#NET "J1 < 2 >" LOC = "D5" | IOSTANDARD = LVTTL | ROTACIN = LENTO | = 6; #N
ET "J1 < 1 >" LOC = "A4" | IOSTANDARD = LVTTL | ROTACIN = LENTO | = 6 ; # =
=== cabezal de 6 pines J1 ==== # Estos cuatro conexiones son compartidos con el
FX2 conector nO NETO "J1 < 0 >" LOC = "B4" | IOSTANDARD = LVTTL | ROTACIN =
LENTO | = 6
; #NET "J2 < 3 >" LOC = "F7" | IOSTANDARD = LVTTL | MAT = LENTO | = 6; #NET
"J2 < 2 >" LOC = "E7" | IOSTANDARD = LVTTL | ROTACIN = LENTO | = 6; #NET "
J2 < 1 >" LOC = "B6" | IOSTANDARD = LVTTL | ROTACIN = LENTO | = 6; # ==== c
abezal de 6 pines J2 ==== # Estos cuatro conexiones son compartidos con el FX2 c
onector n NET "J2 < 0 >" LOC = "A6" | IOSTANDARD = LVTTL | ROTACIN = LENTO
| = 6
; #NET "J4 < 3 >" LOC = "E8" | IOSTANDARD = LVTTL | ROTACIN = LENTO | = 6;
#NET "J4 < 2 >" LOC = "F8" | IOSTANDARD = LVTTL | ROTACIN = LENTO | = 6; #N
ET "J4 < 1 >" LOC = "C7" = LVTTL IOSTANDARD | | MONTN = LENTO | = 6 ; # ===
= cabezal de 6 pines J4 ==== # Estos cuatro Las conexiones son compartidas con e
l FX2 conector n NET "J4 < 0 >" LOC = "D7" | IOSTANDARD = LVTTL | ROTACIN =
LENTO | = 6
Figura 15-11: Limitaciones de UCF Ubicacin
122 cabezales accesorios www.xilinx.com Spartan-3E Kit de inicio Junta Gua del us
uario MG230 (v1.0) 9 de marzo de 2006

R Connectorless aterrizaje de Puerto de depuracin (J6)

Connectorless aterrizaje de Puerto de depuracin (J6)
pistas de aterrizaje para un connectorless puerto de depuracin se proporcionan co

mo cabecera J6, se muestra en la Figura 15-1, pgina 113. No hay un conector de la

placa. En su lugar un connectorless probe, tales como los que se encuentran dis
ponibles de Agilent, proporciona una interfaz a un analizador lgico. Este puerto
de depuracin est diseado principalmente para el Xilinx ChipScope Pro software de Ag
ilent con la sonda dinmica FPGA. Sin embargo, puede ser usado con el Agilent o so
ndas Tektronix, sin ChipScope software, usando la sonda Editor FPGA.
Consulte la seccin "Recursos", en la pgina 124 para obtener ms informacin sobre la h
erramienta ChipScope Pro, sondas, y los enchufes.
Tabla 15-3 proporciona la disposicin de pines del conector. Slo 18 FPGA los pasado
res fijar para el conector, el conector restante los electrodos estn desconectado
s. Todos los pasadores 18 FPGA son compartidas con el FX2 conector (J3) y el 6-p
in puerto de accesorios conectores (J1, J2 y J4). Consulte la Tabla 15-1, en la
pgina 115 para obtener ms informacin sobre cmo estos pasadores son compartidos.
Tabla 15-3: Connectorless aterrizaje de Puerto de depuracin (J6)
Connectorless Nombre de seal Aterrizaje de FPGA FPGA Pin Pin Nombre de la seal
FX2_IO1 B4 A1 B1 GND GND FX2_IO2 A4 A2 B2 D5 FX2_IO3
GND GND A3 B3 C5 FX2_IO4
FX2_IO5 A6 A4 B4 GND GND FX2_IO6 B6 A5 B5 E7 FX2_IO7
GND GND A6 B6 F7 FX2_IO8
FX2_IO9 D7 A7 B7 GND GND FX2_IO10 C7 A8 B8 F8 FX2_IO11
GND GND A9 B9 E8 FX2_IO12
FX2_IO13 F9 A10 B10 GND GND FX2_IO14 E9 A11 B11 D11 FX2_IO
GND GND15 A12 B12 C11 FX2_IO16
FX2_IO17 F11 A13 B13 GND GND FX2 _IO18 E11 A14 B14
A15 B15 A16 B16 A17 B17 A18 B18 A19 B19 A20 B20 A21 B21 A22 B22 A23 B23 A24 B24
A25 B25 A26 B26 A27 B27
Spartan-3E Kit de gua del usuario Junta www.xilinx.com 123 UG230 (v1.0) 9 de marz
o de 2006

R Captulo 15: Conectores de Expansin

Recursos relacionados
conectores Hirose
http://www.hirose-connectors.com/
Conector serie FX2 Hoja de datos
http://www.hirose.co.jp/cataloge_hp/e57220088.pdf Digilent, Inc. mdulos perifricos
.
http://www.digilentinc.com/Products/Catalog.cfm?Nav1=Products&Nav2=Periphera
l&Cat=Peripheral
Herramienta Xilinx ChipScope Pro http://www.xilinx.com/ise/optional_prod/cspro.h
tm
Agilent B4655UNA FPGA para sonda dinmica
http://www.home.agilent.com/USeng/nav/-536898189.536883660/pd.html?cmpid=92641 A
nalizador Lgico
Agilent 5404A/ 6A soft-touch Pro Series Conector
http://www.home.agilent.com/cgi-bin/pub/agilent/Product/cp_Product.jsp?NAV_ID=-5
36898227.0.00
Tektronix P69xx Mdulo de sondas con D-Max
124 www.xilinx.com http://www.tek.com/products/accessories/logic_analyzers/p6800
_p6900.html Tecnologa Spartan-3E Starter Kit Junta Gua del usuario UG230 (v1.0) 9
de marzo de 2006

R
Captulo 16
XC2C64A CoolRunner II
el Espartano CPLD-3E Kit de placa base incluye un Xilinx XC2C64A CoolRunner II C
PLD. El CPLD es programable por el usuario y disponibles para las aplicaciones d
e los clientes. Porciones de la CPLD estn reservados para coordinar su comportami
ento entre los diferentes dispositivos FPGA memorias de configuracin, a saber, el
Xilinx Plataforma Flash PROM e Intel StrataFlash PROM.
En consecuencia, el CPLD debe proporcionar las siguientes funciones adems de la a
plicacin del usuario.
Cuando la FPGA est en el modo de configuracin de Serie Maestro (FPGA_M<2:0 >
= 000), generar un activo de baja seal de activacin para el XCF04S Plataforma Fla
sh PROM. La plataforma Flash PROM est desactivado en todos los otros modos de con
figuraci n. El CPLD ayuda a reducir el nmero de los puentes de la placa y simplif
ica la interaccin de todas las posibles fuentes FPGA memoria de configuracin.
Cuando la FPGA est participando activamente en el IFS de modo de configuracin (FPG
A_M<2:0 >=010, HECHO= 0), el conjunto superior StrataFlash PROM cinco lneas
de direccin, A[24:20 ], 00000 binario. Cuando la FPGA est participando activament
e en el IFS de modo de configuracin (FPGA_M<2:0 >=011, HECHO= 0), arriba ci
nco StrataFlash PROM las lneas de direccin, UN[24:20 ], 11111 binario. Establecer
la parte superior cinco lneas de direccin a ZZZZZ para todos los modos de configur
acin de IFS o cuando la FPGA de pin es alta. Este comportamiento se identifical a
la manera en la que el FPGA lneas de direccin superior de la funcin modo de BPI. P
or lo tanto, por qu aadir un CPLD para imitar este comportamiento? Una referencia e
n el futuro diseo muestra funciones de configuracin nicas. En una tpica aplicacin de
modo de BPI, el CPLD no es necesario.
Aparte de la necesaria funcionalidad CPLD, hay entre 13 y 21 de pines de E/S y 5
8 restantes las macroclulas disponibles para la aplicacin del usuario.
Jumper JP10 (WDT_EN) define el estado en el CPLD XC_WDT_EN de seal. De forma pred
eterminada, este puente est vaca y la seal se tira a una lgica alta.
La salida de XC_PROG_B el CPLD, si se utilizan, debe estar configurado como dren
aje abierto (es decir, ya sea en forma activa las bajas o flota a Hi-Z, nunca un
idades alto). Esta seal se conecta directamente a la FPGA PROG_B programacin de p
in.
La mayora de StrataFlash PROM se detect bits de la direccin, SF_A< 24 >, es e
l mismo que el FX2 conector seal llamado FX2_IO< 32 >. Los 16 Mb slo fsicame
nte StrataFlash PROM utiliza el ms bajo 24 bits, SF_A<23:0 >. Los bits de
la direccin, SF_A< 24 >, de migracin hacia arriba densidad de StrataFlash PR
OM.
Spartan-3E Kit de gua del usuario Junta www.xilinx.com 125 UG230 (v1.0) 9 de marz
o de 2006

R Captulo 16: XC2C64A CoolRunner II

3,3 V CPLD
WDT_EN JP10 XC2C64A VQ44 CoolRunner II XC_WDT_EN CPLD (P16)
FPGA Spartan-3E XC_CMD< 1> (N18) (P30) XC_CMD< 0> (P18) (P29) XC_D&l
t; 2> (F17) (P36) XC_D< 1> (F18) (P34)
de activacin de modo principal Plataforma Serie Flash PROM cuando M[2:0 ] =000
XC_D< 0> (G16) (P33)
XCF04S Plataforma
FPGA_M PROM Flash2 (T10) (P8) FPGA_M1 XC_PF_CE (V11) (P6) (P2) CE FPGA_M0 (M10)
(P5) XC_CPLD_EN (D10) (P42) XC_TRIG (R17) (P41) XC_DONE HECHO ( P40) XC_PROG_B P
ROG_B (P39) XC_GCK0 (H16) (P43) GCLK10 (C9) (P1) SPI_SCK (U16) (P44)
(A11)
(FX2_IO< 32 >) SF_A< 24> (P23):
SF_A< 23> (N11) (P22) SF_A< 22>

durante la configuracin:
LA BPI arriba:A[24:20 ] =00000 BPI abajo:A[24:20 ] =11111 despus de la configurac
in u otras modalidades A[24:20 ] =ZZZZ
(V12) (P21) SF_A Intel StrataFlash< 21> (V13) (P20) SF_A< 20> (T12)
(P19) Control de direccin superior durante la configuracin
A[23:20 ] A[24:20 ]
SF_A<19:0 > A[19:0 ] A[19:0 ] A[23:20 ] ajeno UG230_c16_01_030906
Figura 16-1: XC2C64A CoolRunner II Serie CPLD controles Master y modos de config
uracin
126 BPI www.xilinx.com Spartan-3E Kit de Placa UG230 Gua del usuario (v1.0) 9 de
marzo de 2006

R UCF
UCF Ubicacin Ubicacin Las Limitaciones Limitaciones
Hay dos tipos de problemas enumerados a continuacin: uno para el FPGA Spartan-3E
y uno para el XC2C64A CoolRunner II CPLD.
Las conexiones de FPGA CPLD
La Figura 16-2 proporciona la UCF las limitaciones de las conexiones a la FPGA C
PLD la , incluido el I/O asignacin de patillas y la E/S estndar utilizado.
; NETO "SF_A< 20 >" LOC = "T12" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MA
T; "SF_A< 21 >" LOC = "V13" | IOSTANDARD = LVCMOS33 | = 4 = LENTO ASCENSO/DE
SCENSO | ; NETO "SF_A< 22 >" LOC = "V12" | IOSTANDARD = LVCMOS33 | = 4 = L
ENTO | MAT; "SF_A< 23 >" LOC = "N11" | IOSTANDARD = LVCMOS33 | = 4 = LENTO |
MAT; # SF_A< 24> es el mismo que FX2_IO< 32> NET "SF_A< 24 >" L
OC = "A11" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; NETO "SPI_SCK" LOC = "U16"
| IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; "GCLK10" LOC = "C9" | IOSTANDARD = L
VCMOS33 | = 4 = LENTO | MAT; "XC_GCK0" LOC = "H16" | IOSTANDARD = LVCMOS33 | = 4 =
LENTO | MAT; "XC_TRIG" LOC = "R17" | IOSTANDARD = LVCMOS33 ; NETO "XC_CPLD_EN" LO
C = "B10" | IOSTANDARD = LVCMOS33| = 4| MAT = LENTO ; NETO "FPGA_M0" LOC = "M10"
| IOSTANDARD = LVCMOS33 | = 4 = LENTO ASCENSO/DESCENSO | ; NETO "FPGA_M1" LOC =
"V11" | IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; "FPGA_M2" LOC = "T10" | IOSTAND
ARD = LVCMOS33 | = 4 = LENTO | MAT; "XC_D< 0 >" LOC = "G16" | IOSTANDARD = L
VCMOS33 | = 4 = LENTO ASCENSO/DESCENSO | ; NETO "XC_D< 1 >" LOC = "F18" |
IOSTANDARD = LVCMOS33 | = 4 = LENTO | MAT; "XC_D< 2 >" LOC = "F17" | IOSTAND
ARD = LVCMOS33 | = 4 = LENTO | MAT; "XC_CMD< 0 >" LOC = "P18" | IOSTANDARD =
LVCMOS33| = 4| MAT = LENTO ; NETO "XC_CMD< 1 >" LOC = "N18" | IOSTANDARD =
LVCMOS33 | = 4 = LENTO | MAT
Figura 16-2: UCF las restricciones de espacio para FPGA
CPLD Conexiones a CPLD
Figura 16-3 proporciona la UCF limitaciones para el CPLD , incluida la E/S y la
asignacin de pines I/O estndar utilizado.
; "SF_A< 20 >" LOC = "P19" | IOSTANDARD = LVCMOS33 | MAT = LENTO ; NETO "SF
_A< 21 >" LOC = "P20" | IOSTANDARD = LVCMOS33 | MAT = LENTO ; NETO "SF_A&lt
; 22 >" LOC = "P21" | IOSTANDARD = LVCMOS33 | MAT = LENTO ; NETO "SF_A< 23
>" LOC = "P22" | IOSTANDARD = LVCMOS33 | MAT = LENTO ; # SF_A< 24> es el
mismo que FX2_IO< 32> NET "SF_A< 24 >" LOC = "P23" | IOSTANDARD = L
VCMOS33 | MAT = LENTO ; NETO "SPI_SCK" LOC = "P44" | IOSTANDARD = LVCMOS33 | MAT =
LENTO ; NETO "GCLK10" LOC = "P1" | IOSTANDARD = LVCMOS33 | MAT = LENTO ; NETO "X
C_GCK0" LOC = "P43" | IOSTANDARD = LVCMOS33 | MAT = LENTO ; NET "XC_PROG_B" LOC =
"P39" | IOSTANDARD = LVCMOS33 | ROTACIN = LENTO ; NETO "XC_DONE" LOC = "P40" | I
OSTANDARD = LVCMOS33 | MAT = LENTO ; NETO "XC_TRIG" LOC = "P41" | IOSTANDARD = LV
CMOS33 | MAT = LENTO ; NETO "XC_CPLD_EN" LOC = "P42" | IOSTANDARD = LVCMOS33 | MA
T = LENTO ; NETO "FPGA_M0" LOC = "P5" | IOSTANDARD = LVCMOS33 | MAT = LENTO ; NETO
"FPGA_M1" LOC = "P6" | IOSTANDARD = LVCMOS33 | MAT = LENTO ; NETO "FPGA_M2" LOC
= "P8" | IOSTANDARD = LVCMOS33 | MAT = LENTO ; NETO "XC_D< 0 >" LOC = "P33"
| IOSTANDARD = LVCMOS33 | MAT = LENTO ; NETO "XC_D< 1 >" LOC = "P34" | IOS

TANDARD = LVCMOS33 | ROTACIN = LENTO ; NETO "XC_D< 2 >" LOC = "P36" | IOSTA
NDARD = LVCMOS33 | MAT = LENTO ; NETO "XC_CMD< 0 >" LOC = "P29" | IOSTANDAR
D = LVCMOS33 | MAT = LENTO ; NETO "XC_CMD< 1 >" LOC = "P30" | IOSTANDARD =
LVCMOS33 | MAT = LENTO ; NETO "XC_WDT_EN" LOC = "P16" | IOSTANDARD = LVCMOS33
Figura 16-3: UCF las restricciones de espacio de la XC2C64A CPLD
Spartan-3E Kit de gua del usuario Junta www.xilinx.com 127 UG230 (v1.0) 9 de marz
o de 2006

R Captulo 16: XC2C64A CoolRunner II CPLD

Recursos relacionados
CoolRunner II Hoja de datos de la Familia CPLD
http://direct.xilinx.com/bvdocs/publications/ds090.pdf
XC2C64A CoolRunner II CPLD
http://direct.xilinx.com/bvdocs/publications/ds311.pdf
Hoja de datos predeterminado XC2C64A CPLD diseo espartano de Starter Kit-3E Junta
http://www.xilinx.com/s3estarter
www.xilinx.com 128 Spartan-3E Starter Kit Junta Gua del usuario UG230 (v1.0) 9 de
marzo de 2006

R
Captulo 17
DS2432 1-Wire EEPROM SHA-1
El espartano Starter Kit-3E incluye un Maxim DS2432 EEPROM serie con SHA-1 integ
rado el motor. Como se muestra en la Figura 17-1, el DS2432 EEPROM utiliza la mxi
ma 1-Wire interfaz, que como su propio nombre indica, utiliza de manera intelige
nte un solo cable para la alimentacin y comunicacin serie.
El DS2432 EEPROM ofrece uno de los muchos posibles medios de copia de proteger l
a FPGA configuracin bitstream, haciendo difcil la clonacin. Xilinx XAPP780 nota de
aplicacin, que figuran en el apartado "recursos" ofrece una posible mtodo de imple
mentacin.
3.3V
FPGA Spartan-3E Maxim DS2432 EEPROM SHA-1 (U4) DS_WIRE
GND
UG230_c17_01_030906
Figura 17-1: SHA-1 EEPROM
UCF Limitaciones
Figura 17-2 Ubicacin proporciona la UCF restricciones para la FPGA conexiones a l
a DS2432 EEPROM SHA-1, incluyendo la E/S y la asignacin de pines I/O estndar utili
zado.
; "DS_WIRE" LOC = "U4" | IOSTANDARD = LVCMOS33 | MAT = LENTO | = 8
Figura 17-2: UCF Ubicacin limitaciones para DS2432 EEPROM SHA-1
Recursos relacionados
Maxim DS2432 1-Wire EEPROM con SHA-1 Motor
http://www.maxim-ic.com/quick_view2.cfm/qv_pk/2914
XAPP780: FPGA con proteccin de copia IFF Dallas Semiconductor/Maxim DS2432 eeprom
Seguro
http://www.xilinx.com/bvdocs/appnotes/xapp780.pdf
Spartan-3E Kit de inicio Junta www.xilinx.com Gua del usuario 129 UG230 (v1.0) 9
de marzo de 2006

R Captulo 17: DS2432 1-Wire SHA-1

130 EEPROM www.xilinx.com Spartan-3E Kit de gua del usuario Placa UG230 (v1.0) 9
de marzo de 2006