UNIVERSIDAD DEL CAUCA

FIET
INGENIERA ELECTRNICA Y TELECOMUNICACIONES
CIRCUITOS DIGITALES II Grupo A
Departamento de Telemtica
Laboratorio de VHDL
Profesor: Fernando Aparicio Urbano M.
Parte I
a. Describa en VHDL un sistema digital que utilice en la entrada dos nmero de 8 bits (A y B) y
realice el siguiente esquema:
Suma
Resta
Multiplicacin
Divisin

b. Se recomienda realizar la simulacin de cada mdulo (en hexadecimal) y luego unirlos todos en
uno solo.
c. La suma debe tener acarreo, la resta el signo (en caso de presentarse, por ejemplo 3 5, debe
mostrar el 2 y el signo en el segmento g de un display.
d. El sistema permite seleccionar que operacin va a realizar.
e. Se ingresan nmeros de 8 bits enteros.
f. Cada grupo de tres estudiantes debe buscar un algoritmo para la implementacin de la
multiplicacin/divisin y justificar la eleccin mediante un artculo y/o libro.
g. Para el diseo de la ALU, se permite nicamente flujo de datos.
h. La multiplicacin y la divisin deben realizarse mediante funciones, nicamente con las sintxis
vistas en clase y sintetizables.
i. Una vez hayan realizado las simulaciones del caso, deben implementar el sistema en la tarjeta
Altera DE0 y probarlo en numeracin hexadecimal.
Parte II
Consulte el estndar IEEE 754 para disear un sumador de punto flotante usando arquitectura flujo de
datos. Realice las simulaciones respectivas en ModelSim. Este punto no se implementa en la tarjeta
Altera DE0.
Observaciones:

El laboratorio es en grupos de tres estudiantes.

Elabore un reporte de diseo (PDF nicamente), explicando cada mdulo con sus respectivas
simulaciones en ModelSim. Debe contener diagramas de bloques para explicar cmo ser la
implementacin en bloques funcionales, procedimientos de diseo, referencias o bibliografa.
Subir a la plataforma en el enlace dispuesto para tal fin, hasta el jueves 10 de septiembre a las 6
pm. (Despus de esta hora, habr una disminucin en la nota de un punto por da).
Comprima los archivos de diseo y envelos a la plataforma en el enlace habilitado, hasta el
jueves 10 de septiembre a las 6 pm. (Despus de esta hora, habr una disminucin en la nota de
un punto por da).
La implementacin se presenta el 14 de septiembre en horas de clase.
Si requiere hacer compuertas en el reporte, use software libre (no licenciado, ni versiones
estudiantiles) destinado para ese fin.
Para la sustentacin se escoge al azar un estudiante del grupo.
Si se encuentran dos o ms trabajos similares, la nota final se dividir por el igual de nmeros
de trabajos encontrados.
NO se permite el uso de VHDL programable.
Emplear NICAMENTE las sintaxis vistas en clase.
Se permite nicamente el uso de flujo de datos para la ALU. Registros para la implementacin.
VHDL estructural, solo para los testbench.
Dems recomendaciones del curso.