UNIVERSIDAD DE SANTIAGO DE CHILE

FACULTAD DE INGENIERIA

CAPITULO 6
SISTEMAS SECUENCIALES
En los sistemas digitales son necesarios circuitos capaces de
acumular informacin y datos, adems de ser capaces de realizar algunas operaciones
aritmticas y lgicas sobre esos datos.. Las salidas de estos circuitos en un tiempo
dado, son funciones tanto de las entradas externas, como de la informacin
acumulada en dicho instante. Tales circuitos son llamados Circuitos Secuenciales.
Existen problemas en que la salida depende tanto del valor de las
entradas en un instante dado como del valor de esas entradas ocurridas con
anterioridad.
Si el efecto en el presente de los infinitos distintos valores que pueden
tomar las entradas, es acotado ( finito ), el problema puede ser interpretado por una
Mquina de Estados Finitos ( o Autmata Finito ) .
Una Mquina de Estados Finitos ( o Autmata Finito ) es un
modelo abstracto que describe un problema a travs de Estados.
El Estado describe el efecto en el presente de cada grupo de valores
de entradas pasadas. Es decir, el estado define y lleva al presente toda la informacin de
lo que ha ocurrido en el pasado.
La Salida, entonces, en un instante dado, ser funcin del Estado
Presente ( que contiene la informacin del pasado ) y del valor presente de las
entradas.
Cada vez que hay un nuevo valor de entrada en el presente, sta, en
conjunto con el estado presente, conformarn un nuevo pasado para el instante siguiente.
Es decir, el autmata deber efectuar una transicin a un nuevo estado en el instante
presente, para considerar toda la historia pasada en el instante siguiente.

Para aclarar lo anterior veamos alguno ejemplos.

En el Sumador Serie las entradas X1 y X2 llegan al Sumador en forma serie,
produciendo una salida serie, que es la suma de estas dos entradas. En un instante ti , la
salida Z(ti) es la suma de X1(ti) ms X2(ti) ms el acarreo producido en el instante
anterior ti-1. En este instante ti , no slo se deber producir la suma sino que tambin el
acarreo que ser usado en la suma del instante t i+1.
En este ejemplo se aprecia claramente que la salida en el instante presente (t i), Z(ti),
depende del valor de las entradas presentes X1(ti) y X2(ti) y adems del Acarreo, quien
JGL

UNIVERSIDAD DE SANTIAGO DE CHILE

FACULTAD DE INGENIERIA

lleva al presente (ti) el efecto de todos los valores que hayan tomado las entrada con
anterioridad.

Luego, el autmata que representa este problema , debe tener dos estados. El estado A
que representar la situacin de cuando el Acarreo fue 0 y B cuando fue 1
Para representar la mquina de estados finitos que representa el problema se puede usar
un diagrama de estados.
En este diagrama (ver figura), cada estado est representado por un circulo, y las flechas
indican las transiciones entre estados. Sobre las flechas se anota el valor de las entrada y
el valor de la salida (xx/z). La linea de pensamiento que se sigue para construir el
diagrama es: Si la mquina se encuentra en el estado K en el instante presente, a que
nuevo estado debe ir si la entrada es xx y cual debe ser el valor de la salida.z. Esto se
anota con una flecha que parte en el Estado K terminando en el estado siguiente que debe
alcanzar. Sobre la flecha se indican los valores de las entradas xx y de la salida z. Para
cada estado, deben considerarse todas las transiciones producidas por todas las posibles
entradas.
Por ejemplo para el sumador serie, si la mquina se encuentra en el estado A (que indica
que el acarreo anterior fue 0); para una entrada 11, la salida debe ser 0 e ir al estado B
(que indica Acarreo =1), ya que 0+1+1 = 10, es decir salida z = 0 y un acarreo de 1. Esta
situacin se anota con una flecha que parte de A y llega a B y sobre ella queda anotada
11/0 indicando el valor de las entradas y el de la salida

JGL

UNIVERSIDAD DE SANTIAGO DE CHILE

FACULTAD DE INGENIERIA

La Tabla de Estados y Salidas es otra forma de representar la mquina de estados finitos.

Esta tabla es una forma tabular de expresar la misma informacin del diagrama de
estados. Aqu, EP es el estado presente (en el instante t i), ES son los estados siguientes
(el estado a alcanzar en el tiempo ti+1), x1x2 son las entradas en el tiempo ti y z es la salida
en el instante ti.

MODELO DE CIRCUITO SECUENCIAL SINCRONO

Para disear un circuito que emule la mquina de estados finitos, en aquellos problemas
en que la seal de entrada esta coordinada con un reloj que marca los tiempos t i, se

JGL

UNIVERSIDAD DE SANTIAGO DE CHILE

FACULTAD DE INGENIERIA

cuenta con el modelo que muestra la figura. A este circuito se le llama Circuito
Secuencial Sncrono.
Aqu, x1...xL son las entradas, z1...zM son las salidas, y1....yK son las variables de estado
(las que indican el estado en forma codificada) e Y1....YK son las variables de excitacin
(las entradas a los elementos de memoria)

FLIP-FLOPS COMO ELEMENTOS DE MEMORIA

JGL

UNIVERSIDAD DE SANTIAGO DE CHILE

FACULTAD DE INGENIERIA

JGL

UNIVERSIDAD DE SANTIAGO DE CHILE

FACULTAD DE INGENIERIA

EJEMPLO DE DISEO DE UN CIRCUITO SECUENCIAL SINCRONO

Detector de secuencia.
Disear un circuito secuencial sncrono que detecte la secuencia 0101.

JGL

UNIVERSIDAD DE SANTIAGO DE CHILE

FACULTAD DE INGENIERIA

Funciones de excitacin y salida con flip-flops tipo D

Otros ejemplos : Contador binario

Generador de bit de paridad

MINIMIZACION DE ESTADOS DE MAQUINAS SECUENCIALES

K-Equivalencia
Dos estados Si y Sj de una mquina M son Distinguibles si y slo si existe a lo menos
una secuencia finita de entrada que, cuando es aplicada a M, produce distintas secuencias
de salidas, dependiendo de Si o Sj fue el estado inicial.
Si para el par (SiSj) existe una secuencia de largo K que los distingue, se dice que ese par
es K-Distinguible.
Estados que no son K-Distinguibles son entonces K-Equivalentes.
Estados que son K-Equivalentes son tambin R-Equivalentes, para todo R<K.
Estados que son K-equivalentes para todo K se dicen que son Equivalentes.
Definicin de equivalencia
Los estados Si y Sj de una mquina M se dice que son equivalentes si y slo si, para
cualquier posible secuencia de entrada, se producir la misma secuencia de salida,
JGL

UNIVERSIDAD DE SANTIAGO DE CHILE

FACULTAD DE INGENIERIA

independientemente de si Si Sj fue el estado inicial.

As, Si y Sj son equivalentes ( Si = Sj ) si no existen secuencias de entrada que los
distinga.
Estados que son K-Equivalentes para todo K n-1, son Equivalentes ( donde n = nmero
de estados de la mquina)
Ciertamente, si Si = Sj y Sj = Sk entonces Si = Sk.
El conjunto de estados de una mquina puede ser particionado en subconjuntos
disjuntos, conocidos como clases equivalentes, tal que dos estados son de la misma
clase equivalente si y slo si ellos son equivalentes, y, son de diferentes clases si y slo
si ellos son Distinguibles.
El procedimiento para determinar los conjuntos de estados equivalentes en una mquina,
es decir, las clases equivalentes, se fundamenta en la siguiente propiedad:
Si Si y Sj son estados equivalentes, sus correspondientes X-sucesores, para todo X,
son tambin equivalentes.
Ya que de no ser as, sera trivial construir una secuencia de entrada que distinga a (SiSj)
aplicando primero una secuencia de entrada que transfiera la mquina a los sucesores
Distinguibles de Si y Sj.
Procedimiento de minimizacin

JGL

UNIVERSIDAD DE SANTIAGO DE CHILE

FACULTAD DE INGENIERIA

l primer paso es definir la particin P0 correspondiente a 0-distinguibilidad

El segundo paso es encontrar la particin P1 separando los estados de M en
subconjuntos, tales que, los estados del mismo subconjunto sean 1-equivalentes. Esto
se consigue colocando estados que tienen las mismas salidas, bajo todas las posibles
entradas, en un mismo subconjunto. P1 se obtiene simplemente por inspeccin de la tabla
de estados y colocando aquellos estados que tienen las mismas salidas bajo todas las
entradas, en el mismo bloque.
El siguiente paso es obtener la particin P2, cuyos bloques consisten de conjuntos de
estados que son 2-equivalentes para cualquiera secuencia de entrada de largo 2. Esto se
consigue observando que dos estados son 2-equivalentes si y slo si ellos son 1equivalentes y sus sucesores son tambin 1-equivalentes. Por consiguiente dos estados
son colocados en el mismo bloque de P2 si y slo si estn en el mismo bloque en P1 y sus
sucesores para cada entrada, tambin estn contenidos en un mismo bloque de P1. Este
paso es llevado a cabo separando los bloques de P1 cuando sus sucesores no estn
contenidos en un bloque comn de P1.
En general, la particin Pk+1 es obtenida desde Pk colocando en un mismo bloque de Pk+1
aquellos estados que estn en un mismo bloque de Pk y cuyos sucesores para cada valor
de la entrada estn en un mismo bloque de Pk. Este proceso coloca en un mismo bloque
los estados que son (k+1)-equivalentes y en diferentes bloques los que son (k+1)Distinguibles.
Si para algn k, Pk+1 = Pk el proceso termina y Pk define el conjunto de estados
equivalentes de la mquina. Pk recibe el nombre de Particin Equivalente.
Teorema:
La particin equivalente es nica
Teorema:
Si dos estados Si y Sk de una mquina M son Distinguibles, ellos son
distinguibles para una secuencia de largo n - 1 o menor, donde n es el nmero de
estados de la mquina.

JGL

UNIVERSIDAD DE SANTIAGO DE CHILE

FACULTAD DE INGENIERIA

10

SIMPLIFICACION DE MAQUINAS INCOMPLETAMENTE ESPECIFICADAS

Ejemplo de mquina incompletamente especificada

COMPATIBILIDAD
Secuencia aplicable
Una secuencia de entrada se dice que es aplicable al estado Si de una Mquina M,
si es que durante su aplicacin a Si encuentra siempre estados siguientes definidos,
excepto posiblemente en el ltimo paso.
Note que no importa si todas las salidas no estn definidas.
Estados Compatibles
Dos estados Si y Sj de una Mquina M son Compatibles si y slo si, para cada secuencia
de entrada aplicable a ambos Si y Sj , se producen secuencias de salidas idnticas,
cuando ambas estn definidas, independientemente de si Si Sj fue el estado inicial.
JGL

UNIVERSIDAD DE SANTIAGO DE CHILE

FACULTAD DE INGENIERIA

11

Compatible
Un conjunto de estados [ Si Sj Sk , ........ ] se llama compatible si todos sus miembros son
compatibles entre si.
Un Compatible Ci se dice que cubre a otro compatible Cj , si y slo si cada estado
contenido en Cj est tambin contenido en Ci.
Un Compatible es Mximo si no est cubierto por ningn otro compatible mayor.
Entonces, si encontramos el Conjunto de Compatibles Mximos, encontramos todos
los Compatibles, ya que cada subconjunto de un Compatible es tambin un
Compatible.

La Compatibilidad NO es transitiva. Es decir

Si A es Compatible con B y
A es Compatible con C .
Esto no implica que B sea compatible con C

PROCEDIMIENTO DE REDUCCION
GRAFICO DE PARES COMPATIBLES
Permite encontrar el Conjunto de Compatibles Mximo

JGL

UNIVERSIDAD DE SANTIAGO DE CHILE

FACULTAD DE INGENIERIA

12

Definicin
Un conjunto de Compatibles se dice que es Cerrado si por cada Compatible incluido en
el conjunto, tambin sus Compatibles Sucesores lo estn. Un conjunto cerrado de
compatibles, que contiene todos los estados de la mquina original, se dice que es una
Cobertura Cerrada.
Para la mquina mostrada [ (AD) (BE) (CD) ] es un Conjunto Cerrado y
[ (AB) (CD) (EF) ] es una Cobertura Cerrada

Las Coberturas Cerradas representan Mquinas cubiertas por la original

Otro ejemplo

JGL

UNIVERSIDAD DE SANTIAGO DE CHILE

FACULTAD DE INGENIERIA

13

Un ltimo ejemplo

JGL

UNIVERSIDAD DE SANTIAGO DE CHILE

FACULTAD DE INGENIERIA

14

CIRCUITOS SECUENCIALES ASINCRONOS

Modelo de Circuito Secuencial Asncrono en modo Fundamental

LA TABLA DE FLUJOS
Ejemplo de Diseo
Se quiere disear un circuito de dos entradas, x1 y x2 , y una salida z que responda a lo
siguiente: La salida del circuito deber ser 1 si y slo si x1 = x2 = 1 y el estado de entrada
inmediatamente anterior fue x1 = 0 , x2 = 1.

JGL

UNIVERSIDAD DE SANTIAGO DE CHILE

FACULTAD DE INGENIERIA

15

Tabla de Excitaciones y Circuito

ASIGNACION SECUNDARIA
Carreras y Ciclos

JGL

UNIVERSIDAD DE SANTIAGO DE CHILE

FACULTAD DE INGENIERIA

16

Mtodos de Asignacin Secundaria

Un ltimo ejemplo

JGL

17

UNIVERSIDAD DE SANTIAGO DE CHILE

FACULTAD DE INGENIERIA

PROBLEMAS

1. Una larga secuencia de pulsos entra a un circuito secuencial sncrono de una entrada
y una salida, el cual debe producir una salida Z=1 cada vez que ocurre la secuencia
1111. Se aceptan secuencias traslapadas, es decir si la entrada es ...01011111... , la
salida debe ser ...00000011...
(a) Dibuje el diagrama de estados y la tabla de estados
(b) Elija una asignacin de estados y forme la tabla de transiciones y salida
(c) Elija flip-flop's tipo SR y defina la tabla de excitaciones y salida.
(d) Determine las funciones de excitaciones y salida y dibuje el circuito.
2. Repita el problema 1 para la secuencia 01101 e implemente el circuito con flip-flop
tipo T.
3. Construya el diagrama de estados de una mquina secuencial de 8 estados y de una
entrada x, que produzca una salida z=1 cada vez que los cinco ltimos dgitos de
entrada contienen exactamente tres 1's comenzando con dos 1's.
4. Para cada uno de los siguientes casos, muestre la tabla de estados que define la
mquina secuencial correspondiente:
(a) La salida Z debe ser 1 coincidentemente con una entrada 1 que sigue a una
secuencia de dos o tres 0's.
(b) Independientemente de las entradas, las dos primeras salidas son 0's. de ah en
adelante la salida z es una rplica de la entrada x, pero desplazada en dos
unidades de tiempo. Esto es, z(t) = x(t-2) para >2.
(c) z(t) es 1 si y slo si x(t) = x(t-2)
(d) z es 1 cada vez que las ltimas cuatro entradas corresponden a un nmero BCD
que es mltiplo de 3, es decir, 0,3,6,9.
5. Disee un circuito secuencial sncrono que produzca una salida z=1 cada vez que
ocurran las secuencias 1100, 1010 o 1001. El circuito debe volver a su estado inicial
cada vez que se genera z=1. ( Siete estados son suficientes). Use flip-flop's JK.

6. Disee un circuito secuencial sncrono, que examine secuencias no traslapadas de

tres dgitos y produzca una salida z=1 coincidentemente con la ltima entrada de la
secuencia, si y slo si la secuencia contiene dos o tres 1's. Use flip-flop's SR.En todo
otro instante debe ser z=0

7. Disee un contador en modulo 8, que cuenta de la manera especificada en la

siguiente tabla. Use flip-flop's tipo JK
JGL

18

UNIVERSIDAD DE SANTIAGO DE CHILE

FACULTAD DE INGENIERIA

Decimal Cdigo Gray

0
000
1
001
2
011
3
010
4
110
5
111
6
101
7
100

8. Construya el diagrama de estados de una mquina secuencial que sea capaz de

detectar fallas en mensajes en cdigo 2-de-5. Esto es, una mquina que examine los
mensajes que llegan en forma serie y produzca una salida 1 cuando se detecta un
mensaje no vlido.

9. Cuando cierto canal serie de comunicacin esta operando correctamente, todos los
bloques de 0's son de largo par y todos los bloques de 1's son de largo impar.
Muestre el diagrama y la tabla de estados de una mquina secuencial que produzca
una salida 1 cada vez que exista una discrepancia con el comportamiento normal.

10. (a) Encuentre la particin equivalente de la mquina siguiente:

EP

ES,z
x=0
x=1

A
B
C
D
E
F
G
H

B,1
F,1
D,0
C,0
D,1
C,1
C,1
C,0

H,1
D,1
E,1
F,1
C,1
C,1
D,1
A,1

(b) Encuentre la secuencia ms corta que distinga los estados A y B.

11. Para cada una de las mquinas que se muestran a continuacin encuentre su particin
equivalente y la correspondiente mquina mnima
JGL

19

UNIVERSIDAD DE SANTIAGO DE CHILE

FACULTAD DE INGENIERIA

EP

ES,z
x=0 x=1

EP

ES,z
x=0
x=1

EP

ES,z
x=0
x=1

B,0

E,0

F,0

B,1

D,0

H,1

E,0

D,0

G,0

A,1

F,1

C,1

D,1

A,0

B,0

C,1

D,0

F,1

C,1

E,0

C,0

B,1

C,0

E,1

B,0

D,0

D,0

A,1

C,1

D,1

E,1

F,1

D,1

D,1

E,1

G,1

D,1

C,1

B,1

A,1

12. Para la mquina incompletamente especificada que se muestra, encuentre dos

mquinas mnimas y pruebe que en realidad son mnimas.

EP

ES,z
x=0
x=1

A
B
C
D
E
F
G

B,0
D,0
A,0
--G,1
B,0
D,0

C,1
C,1
E,0
F,1
F,0
--E,0

13. Para cada una de las siguientes mquinas incompletamente especificadas, encuentre
una mquina reducida.

JGL

20

UNIVERSIDAD DE SANTIAGO DE CHILE

FACULTAD DE INGENIERIA

EP

I1

ES,z
I2

ES,z

C,0

E,1

---

---

F,0

C,0

E,--

---

B,0

C,0

B,--

C,0

A,--

E,0

A,1

B,0

C,--

E,--

B,0

D,0

---

E,0

A,--

F,1

D,0

A,0

---

I3

EP

I1

I2

14. Encuentre una tabla de estados reducida para la siguiente mquina. Disee el circuito
usando flip-flop's tipo SR
ES,z1z2
EP
A
B
C
D
E
F
G

x1x2
00
A,00
--A,00
A,00
----A,00

01

11

E,01
C,10
C,10
--E,01
G,10
---

--B,00
----F,00
F,00
---

10
A,01
D,11
--D11
--G,11
G,11

15.

Disee un conversor serie-paralelo de Exceso-3 a BCD. El circuito tiene una nica

lnea de entrada, por donde recibe mensajes en el cdigo Exceso-3 y cuatro lneas
de salida z1, z2, z3, z4, las cuales tienen que reproducir el mensaje en cdigo BCD.
Las entradas llegan en forma serie, comenzando con el dgito menos significativo.
Las salidas deben estar especificadas solamente a la ocurrencia de cada cuarto
dgito de entrada.

16.

Cada una de las especificaciones siguientes describe un circuito secuencial

Asncrono en modo fundamental, de dos entradas, x1, x2 y una salida z. Encuentre
las tablas de flujos primitivas y reducidas para cada circuito.
(a) z=1 si x1 y x2 son simultneamente 1, pero slo si x1 llega a ser 1 antes que x2.
JGL

UNIVERSIDAD DE SANTIAGO DE CHILE

FACULTAD DE INGENIERIA

21

(b) Cuando x2=1, el valor de la salida z es igual al valor de x1, la salida

permanece en este valor hasta que x2 baje a 0.
(c) La salida z es igual a 0 mientras x1=0. El primer cambio en x2 que ocurre
mientras x1=1, hace que z tome el valor 1. De ah en adelante z permanece en
1 hasta que x1 retorna a 0.
17.

Encuentre una tabla de flujos reducida para un circuito secuencial asncrono de dos
entradas (x1,x2) y una salida (z), que opere de la siguiente manera: z=1 si y slo si
x1=x2=1 y la ltima entrada que cambi fue x1. Suponga que el circuito
inicialmente toma el estado de entrada x1=x2==0.

18.

La salida z de un circuito secuencial asncrono en modo fundamental de dos

entradas debe cambiar de o a 1 slo cuando x2 cambia de 0 a 1 mientras x1=1. La
salida debe cambiar de 1 a 0 slo cuando x1 cambia de 1 a 0 mientras x2=1
(a) Encuentre una tabla de flujos reducida. La salida debe estar libre de pulsos
espurios.
(b) Muestre una asignacin vlida y escriba las ecuaciones de excitaciones y
salida libres de carreras crticas.

19.

Disee un circuito secuencial asncrono de dos entradas, x1 y x2, y dos salidas, z1 y

z2, tal que zi (para i=1,2) tome el valor 1 si y slo si xi fue la ltima entrada que
cambi.

20.

Se debe instalar un semforo en una interseccin de una simple lnea de ferrocarril

con un camino. El semforo estar controlado por interruptores de presin puestos
en los rieles a 700 metros del cruce. Cuando un tren se aproxima, desde cualquiera
direccin, y est a menos de 700 metros del cruce, la luz del semforo debe
cambiar a rojo y permanecer en rojo hasta que el tren haya pasado el cruce en 700
metros. Recuerde que los trenes tienen un largo mucho menor que 1400 metros.
(a) Disee el controlador del semforo.

21.

La figura ilustra una oficina para dos personas , con una puerta de entrada y otra de
salida. En vez de interruptores de luz, tiene dos fotoceldas, una en cada puerta. Si
una o ambas personas estn en la oficina la luz debe estar encendida , en caso
contrario debe estar apagada . Las persona pueden entrar y salir slo como se
muestra y no se permiten entradas y salidas simultaneas. Las fotoceldas indican un
1 cuando su haz es interrumpido y un 0 en todo otro instante de tiempo.
(a) Encuentre una tabla de flujo reducida que describa el control de la luz.
(b) Muestre una asignacin vlida y encuentre las funciones de excitacin y
salida.

JGL

UNIVERSIDAD DE SANTIAGO DE CHILE

FACULTAD DE INGENIERIA

22

Una fbrica produce barras de acero de largo L + y L - . Se requiere ordenar

estas barras colocndolas una tras otra sobre una correa transportadora, para
pasarlas bajo dos fotoceldas, como se muestra en la figura. El espaciamiento
entre barras en la correa es mayor que . a la derecha de P2 hay una trampa a
travs de la cual deben caer las barras cortas. La puerta de la trampa debe
estar cerrada cuando el haz de P2 es interrumpido y debe ser abierta
inmediatamente despus que la barra corta (L - ) ha pasado completamente
P2. Asuma que la salida xi de Pi es 1 cuando el haz de Pi es interrumpido.
Asuma tambin que la seal controladora de la trampa, z, debe ser 1, cuando
la puerta est abierta.
(a) Encuentre una tabla de flujos reducida mnima con ocho estados que describa
la operacin de la puerta de la trampa.
(b) Encuentre una asignacin vlida y desarrolle el circuito de control

22.

23.

A la tabla de flujos reducida que se muestra se le deben asignar tres variables

secundarias, como se muestra en la tabla de excitaciones. Note que varias
combinaciones de valores de y1 y2 y3 deben ser asignados a los dos primeros
renglones de la tabla reducida. Complete la tabla de excitaciones tal que cada
transicin, requiera el menor tiempo posible y no existan carreras crticas.

JGL

23

UNIVERSIDAD DE SANTIAGO DE CHILE

FACULTAD DE INGENIERIA

Y1Y2Y3
x1x2
00

y1y2y3

01

11

10

a -- 000
a -- 001
a -- 011
b -- 010
b -- 100
b -- 101
c -- 111
d -- 110

24.

(a) Encuentre todas las carreras crticas de la tabla de excitaciones que se

muestra e indique cuales son crticas y cuales no lo son.
(b) Encuentre otra asignacin que no contenga carreras crticas
(c) Disee el circuito
Y1 Y2
y1y2

x1x2
00 01

11

10

00
01
10
11

00
11
00
11

00
11
11
00

11
11
11
11

11
01
10
11

JGL

UNIVERSIDAD DE SANTIAGO DE CHILE

FACULTAD DE INGENIERIA

25.

24

Para cada una de las tablas de flujo reducidas siguientes, encuentre una
asignacin vlida libre de carreras crticas y requieran un mnimo de
variables secundarias.

JGL