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ALUMNO:
CDIGO: 1313220543
DIEGO
SANCHO
NIETO
2015
Diagrama de tiempo:
Tabla de funcin:
Diagrama de tiempo:
CIRCUITO 7475 TTL: Este circuito integrado contiene 4 flip flops, biestables o latchs
tipo D, hay dos seales de CK1-2 y CK3-4, cada una controla dos flip flops.Este
circuito se suele utilizar para almacenar datos temporalmente, como si fuera una
pequea memoria.
entrada de datos (A y B), una entrada de reloj (T o CLK) y una entrada de reset o
puesta a cero de los biestables internos (R o CLR), tambin dispone de 8 salidas de
QA a QH que ser por donde obtendremos los datos que se van desplazando con la
ayuda de la seal de reloj.
CIRCUITO 74373 TTL: El circuito integrado 74373 o subfamilia (LS, F, S, HCT,..) es un
registro de 8 latches tipo D con salida triestado. Tiene 2 entradas de control, el pin 1
OE es activo por nivel bajo, eso quiere decir que cuando tengamos este pin a nivel alto
los pines salida (Q1..Q8)
1 OE es activo por nivel bajo, eso quiere decir que cuando tengamos este pin a nivel
alto los pines de salida (1Q..8Q) estn en el estado de alta impedancia, como si no
estuvieran conectados.
CIRCUITO 74377 TTL: El circuito integrado 74377 o subfamilia (LS, F, S, HCT,..) es un
registro de 8 latches tipo D con salidas en dos estados solo, si queremos el mismo
circuito con salidas en triestado tendremos que recurrir al 74374.
El 74377 tiene 2 entradas de control, el pin 1 E es activo por nivel bajo, eso quiere
decir que cuando tengamos este pin a nivel alto los pines de salida no registraran
ningn cambio aunque cambiemos el valor de las entradas y CLK.
se puede
datos de
seguirn
mantiene
0
1
0
1
U6(CLK)
U6
3
4
5
6
0
0
1
1
2
7
11
9
10
1
D0
D1
D2
D3
Q0
Q1
Q2
Q3
15
14
13
12
0
1
0
1
SR
SL
CLK
S0
S1
MR
74LS194
1
Se pueden ver las cuatro entradas: DO, D1, D2 y D3; las cuatro salidas: Q0,
Q1, Q2 y Q3.
La entrada MR es la que permite el reset del circuito, con lo cual todas las
salidas se pondrn a estado cero.
Cuando se activan las entradas S0 y S1 a la vez, el circuito acta
cumpliendo la funcin de carga paralela, lo que significa que los cuatro bits
de la entrada aparecern en la salida cuando ocurra el flanco de subida.
Cuando se activa S0 y colocamos un dato en la entrada SR, ste comenzar
la transferencia de datos como un registro de desplazamiento a la derecha.
CLK
Q
10
4
2
12
11
CLK
Q
U2:B
Q
U2:A
CLK
8
7474
13
7474
7474
13
10
12
11
U1:B
CLK
R
U1:A
7474
(D0)
1
2.- Implementar el registro SIPO de la figura, analice su funcionamiento,
desarrolle su tabla de estados y graficar su diagrama de tiempo;
considerando el dato: 1101. (Sugerencia: Usar IC 74LS74)
10
12
11
CLK
0
4
D
U2:B
Q
2
3
CLK
U2:A
CLK
7474
13
7474
13
11
10
12
U1:B
CLK
R
1
2
U1:A
7474
7474
(D0)
U3
1
0
1
0
1
1
2
3
6
7
13
4
D0
D1
D2
D3
E0/1
E2/3
74LS75
Q0
Q0
Q1
Q1
Q2
Q2
Q3
Q3
16
1
15
14
10
11
9
8
1
0
1
0
12
11
U5:A(CLK)
S
1
10
S
U4:B
CLK
13
4
7474
U5:A
7474
CLK
CLK
6
11
7474
10
12
U5:B
CLK
13
8
7474
U4:A
1
0
1
0
1
U6(CLK)
U6
3
4
5
6
0
0
1
1
2
7
11
9
10
1
D0
D1
D2
D3
SR
SL
CLK
S0
S1
MR
74LS194
Q0
Q1
Q2
Q3
15
14
13
12
0
1
0
1