SISTEMAS LGICOS

Universidade Federal da Bahia

Escola Politcnica
CURSO DE ENGENHARIA ELTRICA
PROF. EDSON PINTO SANTANA
edsonps@ufba.br

SUMRIO
6. FLIP-FLOP E LATCH
6.1. Latch: caracterstica e estrutura
6.2. Sinais de clock: Sistemas sncronos e assncronos
6.3. Flip-Flop disparado por clock
6.4. Simbologia IEEE
6.5. Flip-Flop SC
6.6. Flip-Flop JK
6.7. Flip-Flop T

Sistemas Lgicos

SUMRIO
6.8. Flip-Flop D
6.9. Flip-Flop mestre / escravo
6.10. Converso entre Flip-Flop's
6.11. Aspectos de temporizao
6.12. Aplicaes

Sistemas Lgicos

6.1. Latch: Caracterstica e Estrutura

Generalidades

Sistemas Lgicos

6.1. Latch: Caractersticas e Estrutura

Implementao com portas NAND

Estados de repouso

Sistemas Lgicos

6.1. Latch: Caractersticas e Estrutura

Operao: SET

Sistemas Lgicos

6.1. Latch: Caractersticas e Estrutura

Operao: RESET ou CLEAR

Sistemas Lgicos

6.1. Latch: Caractersticas e Estrutura

Operao: resumo

Sistemas Lgicos

6.1. Latch: Caractersticas e Estrutura

Tabela-Caracterstica

Sistemas Lgicos

6.1. Latch: Caractersticas e Estrutura

Implementao com portas NOR

Sistemas Lgicos

10

6.1. Latch: Caractersticas e Estrutura

Implementao com portas NOR

Sistemas Lgicos

11

6.1. Latch: Caractersticas e Estrutura

Aplicaes

Sistemas Lgicos

12

6.1. Latch: Caractersticas e Estrutura

Aplicaes

Sistemas Lgicos

13

6.2. Sinais de Clock

Trem de pulsos
Transies positivas e negativas: controle dos Flip
Flop's

Sistemas Lgicos

14

6.2. Sinais de Clock: Sistemas Sncronos e Assncronos

Sistemas assncronos: as sadas podem mudar de estado em qualquer

instante de tempo, ocorrendo normalmente no instante em que uma ou
mais entradas mudarem de estado. Caractersticas:

Maior dificuldade no projeto;

Maior dificuldade para anlise de defeitos;

Sistemas sncronos: as sadas podem mudar de estado em instantes de

tempo controlados por um sinal de CLOCK. Caractersticas:

Representam a maioria dos sistemas digitais;

Clock distribudo por todas as partes do sistema;

Sistemas Lgicos

15

6.3. Flip-Flop Disparado por Clock

Normalmente as sadas mudam de estado apenas na

transio do clock
Entradas de controle sncronas: produzem efeito
apenas na transio do clock
Entradas assncronas: produzem efeito em qualquer
instante de tempo

Sistemas Lgicos

16

6.3. Flip-Flop Disparado por Clock

Operao:

Sistemas Lgicos

17

6.3. Flip-Flop Disparado por Clock

Detectores de borda:

Sistemas Lgicos

18

6.3. Flip-Flop Disparado por Clock

Estrutura bsica de um Flip-Flop SC:

Sistemas Lgicos

19

6.4. Simbologia IEEE

Flip-Flop JK com entradas de controle assncronas

Sistemas Lgicos

20

6.4. Simbologia IEEE

Bloco de controle comum

Sistemas Lgicos

21

6.5. Flip-Flop SR

Diagrama de estados:
SR
10

SR
00
01

SR
00
10

SR
01

Sistemas Lgicos

22

6.5. Flip-Flop SR

Tabelas-verdade
Sn

Rn

0
0
1
1

0
1
0
1

Qn+1
Qn
0
1
X

(a) Tabela Caracterstica

Sistemas Lgicos

Sn

Rn

Qn

Qn+1

0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

0
1
0
0
1
1
X
X

(b) Tabela de Transio

Qn Qn+1

Sn

Rn

00
01
10
11

0
1
0
X

X
0
1
0

(c) Tabela de Excitao

23

6.5. Flip-Flop SR

Mapa de Karnaugh

Equao Lgica: Qn+1 = Sn + Qn.R'n

Sn

Rn

Qn

Qn+1

0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

0
1
0
0
1
1
X
X

Sistemas Lgicos

Q'n
S'nR'n
S'nRn
SnRn
SnR'n

0
0
X
1

Qn
0
2
6
4

1
0
X
1

1
3
7
5

24

6.5. Flip-Flop SR

Utilizando apenas portas NAND:

n
Qn 1 =S n .Q n . R

Sistemas Lgicos

25

6.5. Flip-Flop SR

Utilizando apenas portas NOR:

n1 =S n Q
n Rn
Q

Sistemas Lgicos

26

6.5. Flip-Flop SR

Adio do clock:

Sistemas Lgicos

27

6.6. Flip-Flop JK

Diagrama de estados:

JK
00
01

JK
10
11

JK
00
10

JK
01
11

Sistemas Lgicos

28

6.6. Flip-Flop JK

Tabelas-verdade
Jn

Kn

Qn+1

Jn

Kn

Qn

Qn+1

Qn Qn+1

Jn

Kn

0
0
1

0
1
0

Qn

0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

0
1
0
0
1
1
1
0

00
01
10
11

0
1
X
X

X
X
1
0

0
1
Q'n

(a) Tabela Caracterstica

Sistemas Lgicos

(b) Tabela de Transio

(c) Tabela de Excitao

29

6.6. Flip-Flop JK

Mapa de Karnaugh

Equao Lgica: Qn+1 = Jn.Q'n + K'n.Qn

Jn

Kn

Qn

Qn+1

0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

0
1
0
0
1
1
1
0

Sistemas Lgicos

Q'n
J'nK'n
J'nKn
Jn K n
JnK'n

0
0
1
1

Qn
0
2
6
4

1
0
0
1

1
3
7
5

30

6.6. Flip-Flop JK

Utilizando apenas portas NAND:

n. K
n .Q n
Q n1 =J n . Q

Uma vez que

Sistemas Lgicos

n . Qn =K n . Qn . Q n
K

31

6.6. Flip-Flop JK

Adio do clock:

Sistemas Lgicos

32

6.7. Flip-Flop T

Diagrama de estados:
T
1

T
0

T
0

T
1

Sistemas Lgicos

33

6.7. Flip-Flop T

Tabelas-verdade
Tn
0
1

Qn+1
Qn
Q'n

(a) Tabela Caracterstica

Sistemas Lgicos

Tn

Qn

Qn+1

Qn Qn+1

Tn

0
0
1
1

0
1
0
1

0
1
1
0

00
01
10
11

0
1
1
0

(b) Tabela de Transio

(c) Tabela de Excitao

34

6.7. Flip-Flop T

Mapa de Karnaugh

Equao Lgica: Qn+1 = Tn.Q'n + T'n.Qn

Q'n
Tn

Qn

Qn+1

0
0
1
1

0
1
0
1

0
1
1
0

Sistemas Lgicos

T 'n
Tn

0
1

Qn
0
2

1
0

1
3

35

6.8. Flip-Flop D

Diagrama de estados:
D
1

D
0

D
1

D
0

Sistemas Lgicos

36

6.8. Flip-Flop D

Tabelas-verdade
Dn

Qn+1

0
1

0
1

(a) Tabela Caracterstica

Sistemas Lgicos

Dn

Qn

Qn+1

Qn Qn+1

Dn

0
0
1
1

0
1
0
1

0
0
1
1

00
01
10
11

0
1
0
1

(b) Tabela de Transio

(c) Tabela de Excitao

37

6.8. Flip-Flop D

Mapa de Karnaugh

Equao Lgica: Qn+1 = Dn

Q'n
Dn

Qn

Qn+1

0
0
1
1

0
1
0
1

0
0
1
1

Sistemas Lgicos

D 'n
Dn

0
1

Qn
0
2

0
1

1
3

38

6.9. Flip-Flop Mestre / Escravo

Entradas assncronas: RESET e PRERESET

2 Flip-Flop's sendo um ativado na borda de subida e
outro na borda de descida
Data Lockout

Sistemas Lgicos

39

6.10. Converso entre Flip-Flop's

Procedimento:

E1

CIRC. COMB.

E2

FF1

Q
Q'

FF2

Sistemas Lgicos

40

6.10.1. Flip-Flop SR em Flip-Flop JK

Sn = f (Qn, Jn, Kn) e Rn = f (Qn, Jn, Kn)

Q'nJ'n

Sn
Qn Qn+1

Sn

Rn

Jn

Kn

00
01
10
11

0
1
0
X

X
0
1
0

0
1
X
X

X
X
1
0

Q'nJn
Q n Jn
QnJ'n

Q'nJ'n

Rn

Q'nJn
Q n Jn
QnJ'n

Sistemas Lgicos

K'n
0
1
X
X
K'n

X
0
0
0

Kn
0
2
6
4

0
2
6
4

0
1
0
0
Kn

X
0
1
1

1
3
7
5

1
3
7
5

41

6.10.1. Flip-Flop SR em Flip-Flop JK

Circuito resultante:

Sistemas Lgicos

42

6.11. Aspectos de Temporizao

Parmetros de temporizao: tempo de setup (tsu) e

tempo de hold (th) valores mnimos

Sistemas Lgicos

43

6.11. Aspectos de Temporizao

Parmetros de temporizao: atraso de propagao

(tPLH e tPHL) - valores mximos de atraso da resposta
em relao a cada uma das entradas do Flip-Flop.

Depende do nmero de cargas acionadas pela sada

Sistemas Lgicos

44

6.11. Aspectos de Temporizao

Parmetro de temporizao:

Freqncia mxima de clock (fmax) valor mnimo;

Tempo de durao de pulso de clock em nvel alto (twH) e

em nvel baixo (twL) e largura de pulsos nas entradas
assncronas valores mnimos

Sistemas Lgicos

45

6.11. Aspectos de Temporizao

Tempo de transio de clock em dispositivos TTL

(< 50 ns) e dispositivos CMOS (< 200 ns)

Sistemas Lgicos

46

6.11. Aspectos de Temporizao

Conexo em cascata:

Sistemas Lgicos

47

6.11. Aspectos de Temporizao

Exemplo:

Concluso: a sada do FF determinado pelos nveis

lgicos s entradas sncronas no instante
imediatamente anterior transio ativa do clock.

Sistemas Lgicos

48

6.12. Aplicaes

Sincronismo:

Sistemas Lgicos

49

6.12. Aplicaes

Sincronismo:

Sistemas Lgicos

50

6.12. Aplicaes

Detectar seqncia de sinais

Sistemas Lgicos

51