Descripcin del Sub modulo ADC tipo Pipeline de 1.

5bits

El diseo de nuestro sub modulo ADC, el cual es un diseo realizado por el Dr. Esteban
Martnez Guerrero y el mismo que nos asesora para su realizacin.
Se realizara una descripcin de cada una de sus partes, topologa y funcionalidad, dentro
de los lmites que hasta ahora se ha podido alcanzar gracias al estudio realizado de su
topologa y por los conocimientos que se posen en diseo analgico.

Modulo Sub_ADC
-

Comparador diferencial 1

El comparador diferencial es una de la primitivas que nuestro sub_ADC pose, este

comparador como su nombre lo indica es un comparador con estradas diferenciales, el cual
nos proporcionar salidas digitales.
Si recordamos como funciona un comparador de voltaje comn, utilizando amplificadores
operacionales. Este pose entras diferenciales las cuales al existir una diferencia entre ellas,
la salida del OPAM mostrar una saturacin positiva o una saturacin negativa dependiendo
de qu entrada sea mayor.

Vout = +Vcc
If
V1 > V2
Vout = -Vcc
If
V1 < V2

Figura 1. Imagen obtenida de

http://proton.ucting.udg.mx/dpto/maestros/mateos/c
lase/practicas/alarma/Alr.htm

Ahora el esquemtico de nuestro comparador diferencial se muestra en la figura 2.

Figura 2. Imagen obtenida del documento

Lista de proyectos DFCI2011. Autor Dr.
Estaban Martnez Guerrero

El cual es un comparador diferencial controlado por fase. El funcionamiento de nuestro

comparador es el siguiente el cual nos los describi el Dr. Esteban:
-

El comparador siempre estar oscilando sus salidas entre 0V y 5V o BAJO y ALTO

dependiendo de sus entradas y de la seal de reloj PHI_1bar.
Cuando PHI_1bar est en estado ALTO, el comparador presenta un estado ALTO en
ambas salidas VoN y Vop.
Cuando PHI_1bar est en estado BAJO, la salida VoP debe estar en estado BAJO, por
tanto, despus de un determinado retardo, VoP = 0 y ah se queda hasta el siguiente
cambio de estado de PHI_1bar.
En cuanto a la salida VoN sta, permanece en estado ALTO mientras PHI_1bar est en
ALTO y Vin > 2.5V, y cambia a estado BAJO cuando PHI_1bar est en estado BAJO y
Vin < 2.5V. En resumen con PHI_1bar en BAJO, las salidas sern 00 y 01 y con
PHI_1bar en ALTO las salidas son 11.

Podemos describir lo siguiente en una tabla de verdad:

Entradas
PHI_1bar
0
0
1
1
1

ViN
0
Vin > 2.5
Vin > 2.5
Vin < 2.5
X

Salidas
ViP
X
X
X
X
X

VoN
0
0
0
0
1

VoP
0
0
1
1
1

En la figura 4 se muestra el smbolo de nuestro comparador.

Figura 4. Smbolo
del comparador 1
El circuito de nuestro comparador es el siguiente que se muestra en la figura 5.

Figura 5

La figura 5 no se puede apreciar muy bien las dimensiones de los transistores, en la figura 6
mostramos el esquemtico de nuestro comparador 1.

Las dimensiones que se utilizaron en el circuito fueron proporcionadas por el profesor Dr.
Esteba y son las siguientes:

Parmetro

Circuito: Comparador controlado por fase de reloj en tecnologa AMI_0.5um

MN1, MN3,12, MN4,5,9, MN6 MN8, MP1,2
MP3,4
MP5,6, MP8,9,10

MP11

13

10

,7

11

W(m)

18

14.4

7.2

10.8

21.6

36

61.6

14.4

3.6

18

L(m)

1.8

1.8

1.8

1.8

1.8

1.8

1.8

1.8

1.8

1.8

Parmetro
IBIAS (idc)
1(vpulse)

10ADC
V1=0v V2=5v

Delay = 10ns

Rt = 1ns

Ft = 1ns

Pw = 98ns

Period = 200ns

Con esto datos y el funcionamiento ya descrito podemos proceder a simular el circuito y

estos son los resultados:

Figura 6

Banco de pruebas para el comparador 1:

Figura 7
Formas de onda que arroja la simulacin:

Phi_1

Vin_p

Vin_n

Vio_p

Vio_n

Figura 8

- Comparador 2
El comparador 2 es el que se muestra en la figura 9.

Figura 9. Obtenida del documento

Lista de Proyectos DFCI2011
autor. Dr. Esteba Martnez

Se puede decir que el comparador 2 est constituido por 2 circuitos, el comparador_1 y una
esta S/H (Sample/Hold) el cual se muestra ms claramente en la figura 10. El cual tiene la
tarea de realizar la computara del voltaje de y realizar una diferenciacin entre los balotajes
de entradas y los voltajes de referencia.
El circuito S/H, funciona con 4 seales de reloj no traslapadas (ver figura 11) donde las
seales 1 y 2 son complementarias, es decir que cuando 1 est en alto 2 est en bajo y
viceversa y las seales 1_b y 1 empiezan simultneamente pero la seal 1_b termina antes
que 1 (ver figura 11) de igual manera 2_b y 2 (ver figura 11).
Los voltajes de umbral (threshold voltage) del S/H son

donde el rango

de voltaje de referencia es de -Vref a +Vref. Cuando entra 1_b y 1 se cargar a los capacitores
a los valores del voltaje Vin_P y Vin_N respectivamente en cada rama (C1 y C2 se cargan al
potencial de Vin_P y C3 y C4 se cargan al potencial de Vin_N). Ahora que 1 y 1 est en
estado bajo, 2 y 2_b en alto los capacitores C1 y C4 se cargan a los voltajes Vref_P y Vref_N
respectivamente y se genera una diferencia de potencial de los voltajes Vin_P Vref_P y Vin_N
Vref_N en los capacitores C1 y C4 debido a que los capacitores ya estaban cargados al
voltaje de entrada diferencial, C2 y C3 no se cargan debido a que estn cortocircuitados y
conectados al voltaje de modo comn (VCM), lo que los hace mantener ese potencial.

Figura 10

Figura 11

Figura 12
En la figura 12 se muestra el circuito ya capturado en el simulador, en la figura 13 se
muestra el smbolo de nuestro comparador.

Figura 13

El banco de pruebas que se le realizo a nuestro compardor_2 fue el siguiente que se muestra
en la figura 14.

Figura 14
Donde el comportamiento que debe seguir, no lo especifico el Dr. Esteban y el cual es el
siguiente:
Las entradas que presenta el comparador_1, las cuales son proporcionadas en las salidas de
S/H y son estas:

Vin-CMP = Vin_N - [VCM (VCM VrefN)]

Vin-CMP = Vin_P + [VCM + (VrefP VCM)]
Y las salidas del comparador_2 esta descritas como:

11 Cuando Vin-CMP [VCM (VCM VrefN)] y PHI_1bar = 1

 01 Cuando [VCM (VCM VrefN)] Vin-CMP [VCM + (VrefP VCM)]

y PHI_1bar = 0
10 Cuando Vin-CMP [VCM + (VrefP VCM)] y y PHI_1bar = 0.
En la figura 15 se muestran los resultados arrojados por el simulador:

Vo_n

Vo_P

Phi_1

Vi_n

Vi_p

Figura 15

Obtenemos una salida digital.

Las dimensiones utilizadas en los transistores del compardor_2, que se muestran en la
figura 10 son:

Parmetro

W(m)
L(m)

Circuito: Comparador _2 en tecnologa AMI_0.5um

C1,4
C2,3
VrefP (V)
VrefN
MN1 a MN11

3.3
0.6

(fF)

(fF)

100

300

(V)

IBias
(uADC)

-2

10

- Sub_ADC
El sub_ADC est formado por un par de comparadores diferenciales completos (2 mdulos
del Comparador_2), como se muestra en la figura 16.

Figura 16
En la figura 17 se muestra el esquemtico y el smbolo del Sub_ADC capturados en el
simulador:

Figura 17

Figura 18

El banco de pruebas para nuestro sub_ADC se muestra en la figura 19.

Figura 19
En la figura 20 y 21 se muestra los resultados arrojados de la simulacin de las pruebas
realizadas al sub_ADC. Las seales A1 y A4 son iguales y A2 y A3 tambin. Como se
puede apreciar todas son naturaleza digital. Nuestro sub_ADC pos dos salidas paralelas de
2 bits, A1 y A2 componen un bus de datos de 2 bits e igualmente A3 y A4 cabe aclarar que
estos no son los datos efectivos esos datos son enviados al sub_DAC para que entren a una
etapa de correccin.
En la figura 20 se puede ver que para la entrada Vin_p conforme va aumentado la salida A1
y A3 muestran un estado alto continuo es decir 1, en cuanto se sobre pasa el voltaje de
umbral de 2.5v y se logra crear una diferencia de voltajes en los comparadores, las seales
A1 y A4 empiezan arrojar 010 hasta alcanzar que Vin_p alcanza su voltaje mximo,
entonces A1 y A4 se vuelven a mantener estables en estado alto.
Las seales A2 y A4 corresponde al resultado realzado con Vin_N, mientras Vin_N > 2.5v
A2 y A4 oscilan entre su estado alto y bajo (1 y 0) una vez que Vin_N < 2.5v A2 y A4 se
mantienen en alto para indicar que Vin_N alcanzo el nivel ms bajo de voltaje. Una vez que
Vin_N > 2.5v las salidas vuelven alternar sus estados.

A4

A3

A2

A1

Vi_N
Vi_P

Figura 20

A4

A3

A2

A1

Vi_N

Vi_P

Figura 21

En la figura 21, es tambin apreciable ver que las transiciones de las seales de entrada
Vin_P y Vin_N, no presentan una transicin en rampa si no una transicin escalonada,
para valores Vin_P = 3v las seales A1 y A3 muestran transiciones en sus estados lgicos,
una vez que Vin_P = 0v muestran un estado estable alto.
Las seales A2 y A4 muestran que para valores de Vin_N = 3v muestran una transicin en
sus estados lgicos (oscilan de estado alto a bajo y viceversa) y para valores Vin_N = 0v
muestran un estado estable en un nivel lgico alto (1).

Sub_DAC
El sub_DAC de nuestro Sub_Modulo ADC pipeline, es que se muestra en la figura 22.

Este modulo sub_DAC a sus entradas tienes seales Digitales, procesa esas seales, y asu
salidas