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前　言

在過去的25年裡，CMOS（互補式金屬氧化物半導體）技術已成為製造積體電路
（IC或晶片）的主流製程。在未來25年裡，CMOS技術仍將占據主導地位。為什麼會
出現這種情況？因為CMOS技術可靠性高、可製造性強、低功耗、低成本；也許最重
要的原因是其可微縮性。早在965年，Intel的創始人Gordon Moore就已觀察到並描述
了矽積體電路製程可微縮性的事實。他的結論現在被稱為摩爾定律，並表述為晶片
上元件的數量每8個月至24個月增加一倍。雖然最初並非特指CMOS製程，但經過不
斷減小CMOS製程的特徵尺寸，摩爾定律多年來始終有效。早期CMOS電晶體的閘極
長度在微米尺寸（長通道元件），如今CMOS元件的特徵尺寸已進入奈米範圍（短通
道元件）。
為了在本書中同時涵蓋長通道和短通道CMOS製程，本書採用兩種方式介紹
CMOS積體電路設計。本書還討論了這兩種情況的設計技巧並進行比較。這種比較將
會使讀者對積體電路設計過程有更深刻的認識。雖然學生們在微電子概論課程中學
到的描述MOS電晶體特性的square-law方程式可用於採用長通道CMOS製程的模擬設
計，但在進行短通道或者奈米級CMOS設計時不再有效。奈米CMOS製程元件的特性
十分複雜，不可能使用簡單方程式描述元件的特性。但我們仍可使用描述電學特性
的曲線估算偏置點和工作特性。然而，對於習慣嚴格數學推導的學生，當學習電路
分析和設計時，上述方法仍然有效，這就是為什麼採用兩種方式介紹的原因。
作為一本教材和設計工程師的參考手冊，本書含豐富的設計實例、討論和問
題。各章後問題的答案和用於模擬電路的網表可以在http://cmosedu.com上找到。該
網址還提供了附加的問題。有興趣深入理解CMOS模擬和數字設計的讀者將從下載、
修改和模擬書中電路的網表中獲得極大幫助。本書讀者應具有一定線性電路（例
如，RC和RCL電路、柏德圖、拉普拉斯變換、交流分析等）、微電子（例如，二極
體、電晶體、小信號分析、放大器、開關特性等）和數位邏輯設計的背景知識。下
述課程可採用本書作為教材，如VLSI或數位IC設計（第∼7章和第0∼9章）、類
比IC設計（第9章和《CMOS電路設計、佈局與模擬（第2版•第2卷）》中的第∼
5章 ）和進階類比IC設計（第8章和《CMOS電路設計、佈局與模擬（第2版•第2
卷）》中的第6∼0章）等。


本書第卷主要包含原版的第∼9章內容，其第20∼29章的內容包含在本書第2卷中。—編者註

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　CMOS IC設計、佈局與模擬Ⅰ

學生、研究人員和工程師如何有效地使用本書

本書力圖對於各類讀者都有所幫助。對於學生，本書包含上百個實例、問題
和實務討論（按照我的一個學生的說法，教材中的實例再多也不為過）。有關佈局
的討論建立了對於發現問題和精確或高速設計十分重要的知識基礎。通過一步步地
學習，包括電路設計細節、製程步驟和模擬考慮（寄生效應）等可掌握佈局設計技
術。這樣避免了僅在一章中介紹佈局以及從設計和模擬開始的討論的不連續性。數
位設計章節強調實際製程參數（例如，Ioff、Ion、tox、VDD等）。類比章節持續進行有
關元件尺寸選擇和設計考慮的討論。相同步驟的選擇MOS電晶體寬長比和在短通道
製程中使用長通道方程式的設計過程並未提供。本書著重於培養學生在成為 CMOS
IC 設計者或產品工程師時具有堅實的基礎。
對於研究人員，已在本版中增加了諸如雜訊考慮和使用∆∑調變器（DSM）感
測等電路設計專題。本書還試圖提供未來設計範例。例如，增加DSM用於CMOS影
像感測器、快閃記憶體和使用薄氧化層（直接穿隧）的記憶體。本書還介紹了使用
DSM進行感測，因為其利用以下事實﹕隨著CMOS的速度不斷提高，電晶體的增益
和匹配也跟著惡化。此外，本書還率先討論了受雜訊限制的設計問題，如「為什麼
我的影像晶片的信號／雜訊比不能得到改善」或者「為什麼熱雜訊或閃爍雜訊是有
害的」。
對於工程師，本書試圖提供可立刻應用於產品的設計和佈局實例。雖然顯而
易見，但仍須強調匹配、功率、速度、製程偏移、供應電壓變化和溫度特性等問題
在實際設計中極為重要。我將本書的討論和實例集中於上述內容，並以眾多實例詳
細介紹了鎖相位迴路、電荷泵、低電壓基準源、單差分運算放大器和全差分運算放
大器設計、連續和鐘控比較器、記憶體電路等。為確保絕大多數設計可通過電腦驗
證，奈米級設計（50nm製程）的模擬採用BSIM4 SPICE模型。

致　謝

我要感謝Micron Technology公司的大力支持。特別感謝Mary Miller對本書技術

性內容進行審讀時所提供的幫助。此外，我還要感謝為本書的出版付出辛勤勞動
的審稿者、學生、同事和朋友，他們分別是Jeanne Audino、Rupa Balan、David M
Binkley、Bill Black、Dave Boyce、Elizabeth Brauer、John Brews、J. W. Bruce、Kris
Campbell、Kloy Debban、Ahmad Dowlatabadi、Kevin Duesman、Krishna Duvvada、

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 前　言　

Surendranath Eruvuru、Cathy Faduska、Paul Furth、Neil Goldsman、Tyler Gomm、

Kory Hall、Wes Hansford、David Harris、Bob Hay、Jeff Jessing、Brent Keeth、
Howard Kirsch、Bill Knowlton、Bhavana Kollimarla、Harry W. Li、Matthew Leslie、
Song Liu、Amy Moll、Sugato Mukherjee、Ward Parkinson、Vishal Saxena、Terry
Sculley、Brian Shirley、Harish Singidi、Mike Smith、Mark Tuttle、Vance Tyree、Gary
VanAckern、Indira Vemula、Tony VenGraitis和Joseph J. Walsh。
R.Jacob (Jake) Baker

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 譯者序　

譯者序

積體電路是信號的基礎，其發展已進入深次微米和SoC時代。正如本書前言中所
述：在過去25年裡，CMOS技術已成為製造積體電路的主流製程；在未來25年裡，
CMOS技術仍將占據主導地位。掌握CMOS積體電路設計和製作技術的重要意義由此
可見一斑。
本書是CMOS積體電路設計領域的一部力作，自第一版正式出版以來一直受到
廣大讀者的普遍歡迎。這也是促成第二版及其中譯本出現的主要原因。作者R. Jacob
(Jake) Baker教授在CMOS積體電路設計領域享有崇高的聲望。本書是其20多年教學和
研究成果的總結，涵蓋設計流程與EDA軟體、製程、元件、數學模型、數位和類比
CMOS積體電路設計等諸多內容，從基礎到進階，由淺入深，結構合理，特色鮮明。
讀者只需具備一定的電路和微電子知識，便可對現代CMOS積體電路設計理論與方法
有完整而深刻的認識。此外，本書針對不同的讀者群有所著重。例如：對於學生，
強調了扎實基礎；對於科研人員，探討了某些先進專題；對於工程師，則提供了大
量可直接用於生產的實例。由於本書內容豐富，還可根據不同積體電路設計課程的
需要選擇其中部分章節使用。作者對本書進行了多次修正，可確保文字的準確性。
本書的相關輔助材料可從http://cmosedu.com獲得。
進入2世紀，積體電路產業如雨後春筍般迅猛發展，積體電路設計人才炙手可
熱。引進這樣一部權威著作，無疑會對在國內培養更多高水準CMOS積體電路設計人
才重要的推動作用。
本書由劉艷艷、張為等翻譯，張為審校。參加翻譯和初校工作的還有齊步坤、曾
燕、劉洋、郝英楠、馮波、翟魯坤等。本書中譯本的出版是集體智慧的結晶，滲透著
眾人的汗水。在此，對所有為本書的翻譯出版提供了幫助的人們表示誠摯的謝意！
需要指出的是，一些有關積體電路、佈局和製程的詞彙及其譯法目前尚無統一
標準，譯者力圖深入淺出、詳實準確，但由於知識有限，譯文中難免有不妥之處，
敬請讀者不吝指正。

譯者
于天津大學
2007年0月

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對本書的讚譽

「全新的業界視角。強調使用SPICE模擬和設計電路，實例豐富。目前教材中很
少能夠講述這麼詳細和深入的。強烈推薦！」
─Paul M.Furth，新墨西哥州立大學
「……以先進的設計理念對大量的類比/數位電路、BSIM、轉換器體系結構等概
念進行了討論。」
─IEEE Solid-State Circuits Society Newsletter
「數位和類比電路設計入門必備教材。」
─IEEE Circuits & Devices
「……CMOS積體電路設計的權威指南……真正的實戰經驗總結。」
─Electronic Design Online
「本書為讀者建立了CMOS電路設計的牢固基礎。書中既有對基本概念的詳盡介
紹，也有對各種電路的深入分析，對於初出茅廬的設計者和經驗豐富的設計師而言
都是很好的參考。」
─Tyler J. Gomm，Micron技術公司設計工程師
「本書對深入理解CMOS電路幫助頗多。它幾乎涵蓋了你想了解的關於CMOS電
路的一切知識。」
─Amazon.com
「如果你想設計一個實用的電路，本書是你的首選參考書。」
─Amazon.com
「已經有多位朋友向我推薦該書，現在，我也把它推薦給你。」
─Amazon.com

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　CMOS IC設計、佈局與模擬Ⅰ

次冪縮寫

縮寫名稱 符號 符號值
terra T 1012
giga G 109
mega M（在SPICE中表示MEG） 106
kilo k 103
-3
milli m 10
-6
micro μ（或u） 10
-9
nano n 10
-12
pico p 10
-15
femto f 10
-18
atto a（在SPICE中不使用） 10

物理常數

名稱 符號 值／單位
真空介電常數 ε0 8.85aF/μm
矽介電常數 εsi 11.7ε0
二氧化矽介電常數 εox 3.97ε0
氮化矽介電常數 εSiN 7.8ε0
-23
波茲曼常數 k 1.38×10 J/K
-19
電子電荷 q 1.6×10 C
溫度 T K（絕對溫度）
熱電壓 VT kT/q=26mV@300K
編者註：氮化矽介電常數應為7.8ε0；原文書中16ε0為誤寫。

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 對本書的讚譽　

Square-law（平方定律）方程式

對於一個工作在線性區的長通道NMOS電晶體，有

其中VGS ≥ VTHN且VDS ≤ VGS - VTHN。

對於一個工作在飽和區的長通道NMOS電晶體，則有：

其中VGS > VTHN且VDS ≥ VGS - VTHN。

在飽和區和線性區的邊界處則有：
VDS, sat = VGS - VTHN，此時的汲極電流被稱為ID, sat，參見圖6-11。

VDD
ID

D
VSG
G
W/L S

G
S VDS W/L VSD
VGS
D

ID

對於PMOS電晶體而言，只需將上述方程式中做如下替換即可：

VDS→VSD, VGS→VSG, VTHN→VTHP

在PMOS電晶體和NMOS電晶體方程式中所有電壓和電流都為正。例如，對於一個
PMOS電晶體而言，能夠傳導汲極電流的條件是VSG>VTHP；對於一個NMOS電晶體而
言，能夠傳導汲極電流的條件是VGS > VTHN。

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　CMOS IC設計、佈局與模擬Ⅰ

本書中常用來作類比設計的長通道MOS電晶體參數，VDD = 5V，比例因子為1μm
（比例=1×10 6）
-

參數 NMOS PMOS 注釋
電流ID 20μA 20μA 近似值
W/L 10/2 30/2 基於ID和VDS, sat而選擇的結果
VDS, sat和VSD, sat 250mV 250mV 對於所選定的尺寸而言
VGS和VSG 1.05V 1.15V 無基板偏壓效應
VTHN和VTHP 800mV 900mV 典型值
∂VTHN, p/∂T -1mV/℃ -1.4mV/℃ 隨溫度而變
2 2
KPn和KPp 120μA/V 40μA/V tox = 200Å
Co' x=εox/tox 1.75fF/μm2 1.75fF/μm2 Cox = C'oxWL．(比例)2
Coxn和Coxp 35fF 105fF 對於PMOS電晶體而言，寬度為
NMOS電晶體的3倍
Cgsn和Csgp 23.3fF 70fF
Cgdn和Cdgp 2fF 6fF Cgd = Cgdo．W．比例
gmn和gmp 150μA/V 150μA/N 在ID = 20μA處
ron和rop 5MΩ 4MΩ 在ID = 20μA時的近似值
gmnron和gmprop 750V/V 600V/V 開路增益
-1 -1
λn和λp 0.01V 0.0125V L = 2時的結果
fTn和fTp 900MHz 300MHz L = 2時的結果；若L = 1，則 fT 值增加

本書中討論的長通道和短通道製程用於數位設計中的模型
製程技術 Rn Rp 比例因子 Cox = Co' xWL．(比例)2
1μm（長通道） 15k 45k 1μ m (1.75fF)．WL

50nm（短通道） 50nm (62.5aF)．WL

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 對本書的讚譽　

本書中常用來作類比設計的短通道MOS電晶體參數，VDD = 1V，比例因子為50nm
（比例 = 50×10 9）
-

參數 NMOS PMOS 注釋
電流ID 10μA 10μA 近似值，參見圖9-31
W/L 50/2 100/2 基於ID和Vov而選擇的結果
實際的W/L 2.5μm/100nm 5μm/100nm Lmin為50nm
VDS, sat和VSD, sat 50mV 50mV 不過，請參見圖9-32及相關
Vovn和Vovp 70mV 70mV 討論
VGS和VSG 350mV 350mV 無基板偏壓效應
VTHN和VTHP 280mV 280mV 典型值
∂VTHN, p/∂T -0.6mV/℃ -0.6mV/℃ 隨溫度而變
3 3
vsatn和vsatp 110×10 m/s 90×10 m/s 根據BSIM4模型而來
tox 14Å 14Å 穿隧閘極電流，5A/cm2
Ct'ox = εox/tox 25fF/μm2 25fF/μm2 Cox = Ct'oxWL．(比例)2
對於PMOS電晶體而言，其
Coxn和Coxp 6.25fF 12.5fF
寬度為NMOS電晶體的2倍
Cgsn和Csgp 4.17fF 8.34fF
Cgdn和Cdgp 1.56fF 3.7fF Cgd = Cgdo．W．比例
gmn和gmp 150μA/V 150μA/N 在ID = 10μA時
ron和rop 167kΩ 333kΩ 在ID = 10μA時的近似值
gmnron和gmprop 25V/V 50V/V 開路增益
-1 -1
λn和λp 0.6V 0.3V L=2
fTn和fTp 6000MHz 3000MHz L = 2時的近似值

對於長通道和短通道情況，使用繪製尺寸時的有效數位開關電阻和氧化層電容值
製程技術 繪製尺寸 比例因子 實際尺寸 Rn, p Cox, n, p
NMOS（長通道） 10/1 1μ m 10μm×1μm 1.5kΩ 17.5fF
PMOS（長通道） 30/1 1μ m 30μm×1μm 1.5kΩ 52.5fF
NMOS（短通道） 10/1 50nm 0.5μm×50nm 3.4kΩ 625aF
PMOS（短通道） 20/1 50nm 1μm×50nm 3.4kΩ 1.25fF

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目　錄

1 CMOS設計簡介 1
1.1　CMOS積體電路設計流程 2
1.2　CMOS基礎 7
1.2.1　CMOS縮寫 8
1.2.2　CMOS反相器 9
1.2.3　第一款CMOS電路 9
1.2.4　類比CMOS設計 10
1.3　SPICE簡介 10
1.3.1　生成網表 11
1.3.2　工作點 11
1.3.3　傳輸函數分析 13
1.3.4　壓控電壓源 14
1.3.5　理想運算放大器 15
1.3.6　子電路 16
1.3.7　直流分析 17
1.3.8　繪製IV曲線 18
1.3.9　雙迴路直流分析 19
1.3.10　瞬態分析 20
1.3.11　SIN源 21
1.3.12　RC電路實例 22
1.3.13　另一種RC電路實例 23
1.3.14　交流分析 24
1.3.15　十倍頻程和倍頻程 26
1.3.16　分貝 26
1.3.17　脈衝語句 27
1.3.18　有限脈衝上升時間 28
1.3.19　步階響應 28

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　CMOS IC設計、佈局與模擬Ⅰ

1.3.20　RC電路的延遲與上升時間 29
1.3.21　分段線性源 30
1.3.22　模擬開關 31
1.3.23　電容的初始化條件 31
1.3.24　電感的初始化條件 32
1.3.25　LC回路的Q值 33
1.3.26　理想積分器的頻率響應 34
1.3.27　單位增益頻率 35
1.3.28　積分器的時域特性 36
1.3.29　收斂性 37
1.3.30　一些常見的錯誤和有用的技巧 37
延伸閱讀 39
習題 40

2 井 41
2.1　圖形製作 43
2.2　N井的佈局設計 47
2.3　阻值的計算 49
2.4　N井／基底二極體 52
2.4.1　PN接面物理學簡介 52
2.4.2　空乏層電容 57
2.4.3　儲存或擴散電容 60
2.4.4　SPICE模型 62
2.5　N井的RC延遲 65
2.6　雙井製程 69
延伸閱讀 74
習題 75

3 金屬層 79
3.1　連接焊墊 80

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 目　錄　

連接焊墊的佈局設計Ⅰ 80
3.2　用金屬層進行設計和佈局繪製 84
3.2.1　metal1和via1 85
3.2.2　與金屬層相關的寄生元件 86
3.2.3　電流負載極限 91
3.2.4　金屬層的設計規則 92
3.2.5　接觸電阻 94
3.3　串擾和地電位上跳 95
3.3.1　串擾 95
3.3.2　地電位上跳 97
3.4　LASI佈局設計實例 100
3.4.1　連接焊墊的佈局設計Ⅱ 100
3.4.2　金屬測試結構的佈局設計 104
延伸閱讀 107
習題 108

4 主動層和多晶矽層 111
4.1　用active層和poly層繪製佈局 112
4.2　將導線與poly和active相連 122
4.3　靜電放電保護 131
延伸閱讀 135
習題 136

5 電阻、電容、MOS電晶體 139
5.1　電阻 140
5.2　電容 150
5.3　MOS電晶體 153
5.4　佈局實例 164
5.4.1　金屬電容 164
5.4.2　多晶矽電阻 167

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延伸閱讀 171
習題 172

6 MOS電晶體工作原理 173
6.1　MOS電晶體回顧 174
6.2　臨界電壓 180
6.3　MOS電晶體的IV特性 186
6.3.1　工作於線性區的MOS電晶體 186
6.3.2　工作於飽和區的MOS電晶體 189
6.4　MOS電晶體的SPICE模型 193
6.4.1　SPICE模擬實例 196
6.4.2　次臨界電流 199
6.5　短通道MOS電晶體 200
6.5.1　MOS電晶體的縮比 202
6.5.2　短通道效應 203
6.5.3　短通道CMOS製程的SPICE模型 205
延伸閱讀 212
習題 213

7 CMOS製造 215
7.1　CMOS單位製程步驟 216
7.1.1　晶片製造 216
7.1.2　熱氧化 218
7.1.3　摻雜製程 221
7.1.4　光微影 224
7.1.5　薄膜的去除 228
7.1.6　薄膜沉積 232
7.2　CMOS製程整合 236
7.2.1　前段製程 239
7.2.2　後段製程 261

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 目　錄　

7.3　後端製程 273
7.4　總結 275
延伸閱讀 276

8 電雜訊概述 277
8.1　信號 278
8.1.1　功率和能量 278
8.1.2　功率頻譜密度 281
8.2　電路雜訊 285
8.2.1　計算電路雜訊並為電路雜訊建立模型 286
8.2.2　熱雜訊 293
8.2.3　信雜比 299
8.2.4　散粒雜訊 315
8.2.5　閃爍雜訊 318
8.2.6　其他雜訊源 328
8.3　討論 331
8.3.1　相關性 331
8.3.2　雜訊與反饋 337
8.3.3　有關符號的一些最後說明 341
延伸閱讀 343
符號及縮寫列表 344
習題 347

9 模擬設計模型 351
9.1　長通道MOS電晶體 352
9.1.1　平方定律方程式 354
9.1.2　小信號模型 364
9.1.3　溫度效應 384
9.2　短通道MOS電晶體 388
9.2.1　通用設計（起始點） 389

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　CMOS IC設計、佈局與模擬Ⅰ

9.2.2　專用設計（討論） 393
9.3　MOS電晶體雜訊模型 396
延伸閱讀 400
習題 402

10 數位設計模型 407
10.1　數位MOS電晶體模型 409
10.1.1　電容效應 413
10.1.2　製程特徵時間常數 414
10.1.3　延遲時間和轉換時間 416
10.1.4　通用數位設計 421
10.2　MOS電晶體傳輸閘 421
10.2.1　傳輸閘的延遲 424
10.2.2　串聯連接的PG的延遲 427
10.3　有關測量的最後注釋 429
延伸閱讀 431
習題 432
可行的學生項目 433

11 反相器 435
11.1　直流特性 436
11.2　開關特性 443
11.3　反相器的佈局 449
11.4　驅動大電容負載的反相器尺寸 452
11.5　其他類型的反相器 459
延伸閱讀 463
習題 464

12 靜態邏輯閘 465
12.1　NAND閘和NOR閘的直流特性 466

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 目　錄　

12.1.1　NAND閘的直流特性 466
12.1.2　NOR閘的直流特性 470
12.2　NOR閘和NAND閘的佈局設計 472
12.3　開關特性 473
12.3.1　NAND閘 476
12.3.2　輸入數目 479
12.4　複雜的CMOS邏輯閘 480
延伸閱讀 490
習題 491

13 時控電路 493
13.1　CMOS傳輸閘 494
13.2　傳輸閘的應用 497
13.3　鎖存器和觸發器 502
13.4　實例 512
延伸閱讀 521
習題 522

14 動態邏輯閘 523
14.1　動態邏輯基礎 524
14.1.1　電荷洩漏 525
14.1.2　動態電路的模擬 529
14.1.3　不交迭時鐘的產生 529
14.1.4　動態電路中的CMOS TG 531
14.2　時控CMOS邏輯 532
延伸閱讀 539
習題 540

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 1 CMOS設計簡介

◆ CMOS積體電路設計流程
◆ CMOS基礎
◆ SPICE簡介

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　CMOS IC設計、佈局與模擬Ⅰ

本章將簡單介紹CMOS（互補金屬氧化物半導體）積體電路（IC）的設計
流程（「晶片」設計）。在絕大多數甚大規模積體電路（VLSI）和超大規模積
體電路（ULSI）中採用的都是CMOS。VLSI通常是與包含數千或者數百萬個金
屬氧化物半導體場效應電晶體（MOSFET，通常簡稱為MOS電晶體）的晶片聯
繫在一起的。ULSI通常是與包含數十億甚至更多MOS電晶體的晶片聯繫在一起
的。本書將避免採用這些描述性術語，而僅僅著重於介紹「數位和類比CMOS
電路設計」。
本章介紹了採用SPICE（Simulation Program with Integrated Circuit
Emphasis，著重於積體電路的模擬程序）進行電路模擬。

1.1　CMOS積體電路設計流程

CMOS積體電路的設計流程包括定義電路的輸入和輸出、手工計算、電路
模擬、佈局設計、考慮寄生參數的模擬、電路輸入輸出的再估算、晶片製造和
測試。設計流程如圖-所示。很少會將電路的各項設計要求定得非常具體；也
就是說，隨著項目的逐步完成，設計要求會發生一些改變。而這些改變可能是
在權衡了成本和性能，晶片市場銷路的變化或者僅僅是消費者需求的變化後得
到的結果。幾乎在所有情況下，一旦晶片進入量產，就不可能再對電路的設計
要求進行重大修改。
本書重點討論客制積體電路的設計。當電路需求量較少而且要求快速完成
設計時會採用其他（非客制）的晶片設計方法，如FPGA和標準單元庫。包括微
處理器和記憶體在內的絕大多數大量生產的晶片都是客制設計的範例。
積體電路的佈局設計工作通常由佈局設計工程師完成。然而，對電路設計
工程師而言，能夠設計出一款晶片（並能夠指導佈局設計工程師如何做好佈局
設計）以及能夠理解與佈局相關的寄生效應是非常重要的。這些寄生效應是指
雜散電容、電感、PN接面和雙極性電晶體以及由此引發的相關問題（崩潰、儲
存電荷、閉鎖效應等）。在高精度／高速的電路設計中，對這些由寄生效應引
起的問題有基本的了解是非常重要的。

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 CHAPTER 1　CMOS設計簡介　

定義電路的輸入和輸出
（電路規範）

手工計算和原理圖

電路模擬

否
電路是否符合規範？

是
佈局設計

對具有寄生參數的電路進行再模擬

否
電路是否符合規範？

是
雛型製造

測試和評估

否，製造問題 否，規範問題
電路是否符合規範？

是
量產

圖-　CMOS積體電路設計流程圖

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　CMOS IC設計、佈局與模擬Ⅰ

製造

CMOS積體電路被製作在稱為「晶園」的圓形薄矽片上。每個晶片含有多
個（可能幾百個甚至上千個）獨立晶片或晶粒（圖-）。為了量產，晶園上的
各個晶粒通常都是一樣的，如圖-所示的圖片。在圖-中，硬幣旁用黑框畫
出了一個黑色封裝的獨立晶片。晶園上除晶片外，還有測試結構和製程監控結
構（晶圓上用來監控製程參數的部分）。

矽晶園上同時製做的晶片

放大後 俯（佈局）視圖

側（剖面）視圖
晶園直徑通常為00mm∼300mm

00mm晶園
（8英寸1）

圖-　製作在矽晶園上的CMOS積體電路


使用佈局軟體進行設計和佈局的積體電路可以通過MOSIS （http://mosis.


英寸約等於.54cm。──編者註

MOSIS為Micro Optical Sillicon Systems的縮寫。──編者註

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 CHAPTER 1　CMOS設計簡介　

org）在所謂多項目晶園上製造；多項目晶園是指晶園包括多種不同尺寸、不同
來源（如教育界、私人、政府等）設計的晶片。MOSIS把多個晶片整合在同一
個晶園上，不同設計分攤製造成本，從而使得製造成本降低。MOSIS將晶片製
造（多項目晶園）轉包給眾多商業製造商（廠商）中的一家。製備完成之後，
由MOSIS從廠商處接收晶園，並對其進行切割，將不同晶片設計分離開來。然
後對晶片進行封裝並轉交給各自的設計者。圖-3是一個向MOSIS遞交的學生
設計的晶片封裝範例（40腳陶瓷封裝）。通常需對晶片進行覆蓋（圖中並未顯
示）以避免暴露於光線之中或受到意外損傷。

焊線 焊盤 固定晶片用的環氧樹脂
晶片
(a)晶片封裝之後 (a)近距離觀察

圖-3　晶片封裝

注意，在圖-3中，晶片的電信號通過焊線傳送到封裝體的接腳上。這些線
（稱為「焊線」）將晶片電焊接入封裝體內，使得封裝體的每個接腳都與晶片
內部的一片金屬（稱為焊盤）實現了電性連接（短路）。如圖-3b所示，晶片
固定在帶有環氧樹脂的封裝體的空腔內。
絕大多數量產的晶片並不採用圖-3所示的陶瓷封裝，而採用塑料封裝，
但散熱特別多的晶片和直接放置在印刷電路板上的晶片（後者只是用一滴樹脂
進行了簡單的「封裝」）例外。塑膠封裝（膠囊式）晶片將晶片放置在引線架
（如圖-4所示）上，然後將晶片和引線架封裝在塑料中。塑料在晶片周圍熔

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　CMOS IC設計、佈局與模擬Ⅰ

化。晶片封裝之後，接腳彎曲至正確的位置。隨後在封裝好的晶片上印上資訊
（製造商、晶片類型、批號），最後將晶片放置在一個長管或捲盤中，發送到
採用這些晶片生產產品的公司。典型的產品可能包括在移動電話、計算機、微
波爐和打印機中使用的晶片。

放置在引線架上的晶片
細節 晶片

塑料「盤」熔化
形成封裝

將接腳彎曲至正確位置前的封裝產品
交與顧客的最終成品

圖-4　晶片批量製造時（通常）採用塑料封裝

佈局視圖和剖面視圖

對設計晶片進行佈局設計時的視圖通常為晶片的俯視圖或者佈局視圖。
然而，要理解寄生參數以及電路是如何連接在一起的，了解晶片的剖面視圖顯
得非常重要。因為在展示佈局視圖時通常會接著展示剖面視圖，所以要確保理
解二者的區別以及如何由佈局視圖繪製剖面視圖。圖-5a顯示了一個餅的佈局
（俯）視圖。圖-5b中顯示的就是沿圖-5a中繪製的直線切割得到的剖面圖。
為了規劃餅的「佈局圖」，可能需要以下幾層：麵皮、餡、焦糖、已攪拌的
奶油、堅果，等等。我們將這些層繪製出來以說明如何使用這些材料製作成
餅（舉例來說，將堅果放在餅的最上層）。注意，繪製各層的順序是無關緊要
的。可以先畫堅果層（在餅的最上層），然後畫麵皮層。但是製作餅時，各層
的順序卻很重要（麵皮需在加入堅果之前烘烤好）。

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 CHAPTER 1　CMOS設計簡介　

由此切割

(a)佈局視圖

(b)剖面視圖
圖-5　餅（除去錫紙）的佈局視圖和剖面視圖

1.2　CMOS基礎

963年，Frank Wanlass發明了CMOS積體電路設計（想法和基本概念），
參見美國專利3 356 858[]號。在MOS製程尚未成熟、雙極性電晶體取代真空電
子管逐漸趨於流行的年代，使用分立的互補MOS元件，即NMOS電晶體（N通
道MOS電晶體）（圖-6）和PMOS（P通道）電晶體（圖-7）製作電路的想法

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　CMOS IC設計、佈局與模擬Ⅰ

十分新穎。

閘極
汲極

源極
圖-6　分立NMOS元件，美國專利3 356 858[]號。注意金屬閘極和元件底部與
MOS電晶體基底的連接。還要注意到源極和基底連接在一起

..　CMOS縮寫

注意圖-6和圖-7中使用的金屬閘極和電晶體底部與MOS電晶體基底的連

閘極
汲極

源極
圖-7　分立PMOS元件，美國專利3 356 858[]號

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 CHAPTER 1　CMOS設計簡介　

接，圖中均為分立元件。正如將要在本書後續內容中所看到的（例如，圖
4-3），現代MOS電晶體中使用的閘極材料不是金屬，而是多晶矽。嚴格地說，
現代製程並非是CMOS，而是CPOS（互補多晶矽氧化物半導體）。美國專利
3 356 858介紹了絕緣場效應電晶體（IFET）的使用。即使在今天，縮寫IFET也
許仍然是比MOSFET更合適的描述詞彙。其他場合使用IGFET（絕緣閘極場效
應電晶體）描述元件。我們將堅持只使用MOSFET（以下簡稱MOS電晶體）和
CMOS，因為它們是表示元件、設計或採用互補場效應元件技術的標準詞彙。

..　CMOS反相器

圖-8顯示了CMOS反相器的原理圖。注意MOS電晶體使用了經修正的雙極
性元件符號（參見圖4-4和相關討論）。還要注意，在大多數電路設計和原理
圖繪製中，源極（帶箭頭的一端）和汲極是向後連接的。電流從原理圖的頂部
流向底部，箭頭表明電流的方向。
當輸入電壓 V i 為 - V （負電源電壓） +V
時 ， 輸 出 V o等 於 + V （ 正 電 源 電 壓 ） 。 37 50
4 30
NMOS元件（底部）關斷，而PMOS元 54
55 36 5 56
件（頂部）開啟。當輸入為+ V 時，輸出
Vi 0 5 Vo
等於 - V ，開啟NMOS而關斷PMOS。因
53
此，如果邏輯0對應於 - V ，邏輯對應於
Z5 0
+ V ，則電路可執行邏輯反轉操作。與採 Z
用BJT實現的數位電路相比，這種結構
的優點包括輸出可達到滿擺幅、非常低 圖-8　反相器原理圖，美國專利

的靜態功耗、沒有儲存時間延遲（參見 3 356 858[]

.4.3節）。

..3　第一款CMOS電路

968年，RCA公司的Albert Medwin領導的小組製作了第一款商業化CMOS
積體電路（4000系列CMOS邏輯門）。最初，相對於使用TTL數位邏輯的BJT

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10　CMOS IC設計、佈局與模擬Ⅰ

邏輯電路，CMOS電路的功耗低，但是速度慢。0世紀70年代，由於延長電池
使用時間的重要性，手錶製造商開始採用CMOS技術。同樣在此期間，MOS技
術用於研發運算處理器，並最終導致0世紀80年代個人計算機市場的形成和0
世紀90年代網路技術的使用。在人類歷史上，MOS電晶體可能是製造最多的元
件。
目前，超過95%的積體電路採用CMOS製程製作，對於現在和可以預見的
將來，CMOS仍將保持積體電路製作的主導技術地位。這種主導性源自以下原
因：CMOS積體電路占用的面積小；以非常高的速度運行時消耗相對較低的功
耗。也許CMOS製程占主導地位的最重要原因是其易於製造性，它幾乎可以毫
無缺陷地製造CMOS電路。同樣主要的是，CMOS製程的製造成本會隨著每代
新製程帶來的元件尺寸縮小持續下降。對於數位電路，這具有重要的意義，因
為在很多情況下，同樣的佈局可通過簡單地按比例縮小直接用於下一代製程。

..4　類比CMOS設計

雖然最初CMOS技術只用數位設計，但是降低成本和增加積體電路功能的
持續推動力已使其用於類比、類比/數位和混合信號（包含類比電路和數位信號
處理的晶片）設計。將CMOS技術用於類比設計時主要考慮匹配。匹配是用於
描述兩個相同電晶體電學特性一致性的詞彙。匹配程度通常限制了設計的品質
（例如，監視器的清晰度、測量的精度等）。

1.3　SPICE簡介

SPICE是一種電路模擬普遍採用的軟體工具。本節將對SPICE進行簡單介
紹。此外，我們將提供一些基本的電路分析實例，用作快速參考或者復習。注
意，讀者應回顧cmosedu.com的連結中關於SPICE下載和安裝的信息。此外，書
中的實例可從該網址獲得。注意，所有的SPICE引擎使用文本文件作為模擬輸
入。

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 CHAPTER 1　CMOS設計簡介　11

.3.　生成網表

我們可使用Windows的記事本或寫字板程序生成SPICE網表。SPICE文件的
擴展名為*.cir. *.sp或*.spi。為了在保存文件時使其具有上述擴展名，將文件名
和擴展名置於引號中，如圖-9所示。如果不使用引號，則Windows自動在文件
名後添加.txt。這樣當在SPICE中打開網表時，會造成查找文件困難。

將文件名和擴展名（cir）置於括號中
可避免在文件名尾部自動添加.txt

圖-9　保存帶.cir擴展名的文件

.3.　工作點

我們首先使用SPICE進行.op命令或 節點 節點

工作點分析。工作點模擬的輸出數據不是
圖形，而只是節點電壓、迴路電流和小信
號交流參數（當使用有源元件的時候）列
表。考慮圖-0中的電路原理圖。用於模
圖-0　電阻分壓器工作點分析
擬該電路的SPICE網表如下（再次提醒讀

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12　CMOS IC設計、佈局與模擬Ⅰ

者，所有模擬實例都可從cmosedu.com下載）：
*** Figure .0 CMOS: Circuit Design, Layout, and Simulation ***
*#destroy all
*#run
*#print all
.op
Vin.　　0　DC　
R.　 . 　k
R.　 　0　k
.end
網表的第一行是標題行，SPICE忽略第一行。在大多數情況下，SPICE忽略以
星號開頭的注釋行。但是，在上面的網表中，以*#開頭的是命令行。在某些
SPICE模擬程序中，這些命令行用於控制。在其他SPICE程序中，這些行會被簡
單地忽略。上述網表中的命令將破壞先前的模擬數據（因此，我們不能查看到
舊數據），運行模擬，打印模擬輸出數據。SPICE分析命令從英文句號開始。
這裡要執行的是工作點分析，在.op命令後，指定一個輸入電壓源Vin（電壓源的
名字必須以 V 開頭，電阻的名字必須以 R 開頭），連接在節點與接地之間（接
地通常作為0節點）。接下來我們在節點和節點之間連接一個kΩ電阻，節點
和接地之間連接一個kΩ電阻。執行模擬得到的結果如下：
v() = .000000e+00
v() = 6.666667e-0
vin#branch = -3.33333e-04
正如我們所預想的，節點、的電壓分別為V和667mV。流經V in 的電流為
333μA。注意SPICE定義電流的正方向是從電壓源的正端流向負端（因此，上述
電流值為負）。
對有含義的節點命名通常是很有用的。在圖-中，我們用 V in和 V out代替
節點名、。Vin對應輸入電壓源的名稱。當觀察大量數據時，這非常有用。圖
-列出了修改後的網表。

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 CHAPTER 1　CMOS設計簡介　13

Vin Vout *** Figure . CMOS ***

*#destroy all
+ *#run
Vin，V _
*#print all
.op
Vin Vin 0 DC 
R Vin Vout k
R Vout 0 k
.end
圖-　電阻分壓器工作點分析

.3.3　傳輸函數分析

SPICE使用傳輸函數分析計算電路的直流輸入和輸出電阻以及直流傳輸特
性。例如，使用
.TF V(Vout,0) Vin
代替上述網表中的.op命令。輸出定義為Vout和0（地）之間的電壓，當執行具有
該命令行的模擬時，得到的輸出為：
transfer_function = 6.666667e-0
output_impedance_at_v(vout,0) = 6.666667e+0
vin#input_impedance = 3.000000e+03
正如所預想的，該電阻分壓器的「增益」為/3，輸入電阻為[3k(k+k)]Ω，輸
出電阻為[667(k||k)]Ω。
另一個使用.tf命令的例子是在圖-的電路中串聯一個0V電壓源，如圖
-所示。在電路中串聯一個0V電壓源是一種測量流經元件電流的常用方法
〔例如，我們繪製或打印I(Vmeas)〕。

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14　CMOS IC設計、佈局與模擬Ⅰ

Vin Vout *** Figure . CMOS***

*#destroy all
I(Vmeas) *#run
Vin，
V
*#print all
.TF I(Vmeas) Vin
Vmeas，
0V Vin Vin 0 DC 
R Vin Vout k
R Vout Vmeas k
Vmeas Vmeas 0 DC 0
.end
圖-　當輸入為Vin、輸出變量為流經R的電流時，測量電阻分壓器的傳輸函數

這裡，在.tf分析中，我們把輸出變量定義為電流I(Vmeas)，輸入定義為電壓Vin，
運行模擬，結果為：
transfer_function = 3.333333e - 04
vin#input_impedance = 3.000000e + 03
vmeas#output_impedance = .000000e + 0
增益為I(Vmeas)/Vin，或/3kΩ（=333μΩ），輸入電阻仍為3kΩ，輸出現在為開路
（Vmeas從電路中去除）。

.3.4　壓控電壓源

SPICE能用於建立壓控電壓源 Vt Vout
（VCVS）模型。考慮圖-3中的電 Vin
3
路。在SPICE中VCVS的定義以E為
Vb
V
開頭。該電路網表如下：
*** Figure .3 CMOS: Circuit
Design,Layout, and Simulation***
*#destroy all 圖-3　壓控電壓源
*#run
*#print all
.TF　V(Vout,0) Vin

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 CHAPTER 1　CMOS設計簡介　15

Vin　Vin　0　 DC　
R　 Vb　 0　　 3k
R　 Vt　 Vout　 k
R3　 Vout 0　 k
E　 Vt　 Vb　 Vin　0　3
.end
VCVS名稱E後的頭兩個節點（Vt和Vb）是VCVS的輸出節點（其中第一個節點
是正輸出）。後兩個節點（ V in和地）是控制節點。本例中VCVS的增益為3，
節點Vt和Vb之間的電壓為3．Vin，運行該模擬，結果為：
transfer_function = 7.666667e+00
output_impedance_at_v(vout,0) = .333333e+03
vin#input_impedance = .000000e+0
注意，輸入電阻為無窮大。

.3.5　理想運算放大器

可以用VCVS或電壓控制電流源（VCCS）在
SPICE中實現一個理想運算放大器，如圖-4所 增益
示。一般情況下，用VCCS實現的運算放大器會
有更好的模擬收斂性。在圖-4中，流經節點 n 3
電壓控制電流源（VCCS）
和n4的電流等聯繫節點n和n間的電壓（輸入電 G n3 n4 n n G
壓）乘以跨導 G （單位：安培／伏特或姆歐）。 圖-4　SPICE中的電壓
注意，VCCS的輸入電阻，即從節點 n 和 n 看入 控制電流源
的電阻為無窮大。
圖-5為SPICE中用一個實例電路實現的理想運算放大器。運算放大器的開
迴路增益為×0 6（VCCS的跨導與 Ω 電阻的乘積）。注意，我們是如何通過
翻轉運算放大器輸入極性（其SPICE模型），以確保同相輸入端電壓增大時引
起Vout增大。電路的閉環增益為-3。（如果難以理解，讀者應在繼續深入本書學
習之前復習大學二年級的電路課程。）

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16　CMOS IC設計、佈局與模擬Ⅰ

理想運放

圖-5　運算放大器的模擬

.3.6　子電路

模擬中，可能不止一次地用到像運算放大器這樣的電路。在這種情況下，
可以先生成一個子電路，然後在網表的主體內，在需要的時候調用它們。下面
是用於模擬圖-5中電路的網表，進行傳輸函數分析，其中運算放大器以子電
路調用的形式出現。
*** Figure .5 CMOS: Circuit Design, Layout, and Simulation***
*#destroy all
*#run
*#print all
.TF　 V(Vout, 0) Vin
Vin Vin　 0 DC 
Rin Vin Vm k
Rf Vout Vm 3k
X Vout 0 vm Ideal_op_amp
.subckt Ideal_op_amp Vout Vp　Vm
G　 Vout0　 Vm Vp 　　 MEG
RL Vout 0 
.ends
.end
子電路調用以字母X開頭。注意，我們定義放大器的同相輸入端為 V p而不是 V +

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 CHAPTER 1　CMOS設計簡介　17

或+。某些SPICE模擬器不希望在節點名中使用「+」或「-」符號。還要注意子
電路以 .ends來結尾（end subckt）。在使用.end和.ends時要特別注意，例如，如果
在網表中間出現了一個.end命令，那麼該.end後的所有SPICE網表信息將被忽略。
該模擬的輸出結果如下。注意，理想的增益為-3，而模擬結果為-.99999，
模擬和計算結果之間微小的差異是由近理想運算放大器00萬開路增益引起的，
同時，輸入電阻為kΩ，由於回授，輸出電阻實際為0。
transfer_function = -.99999e+00
output_impedance_at_v(vout,0) = 3.999984e-06
vin#input_impedance = .000003e+03

.3.7　直流分析

在工作點和傳輸函數分析中，電路的輸入保持不變。在直流（DC）分析
中，輸入為變量，對電路節點電壓和電流（通過電壓源）進行模擬。圖-6是
一個簡單的例子，注意，現在是繪製輸出節點電壓圖形，而不是打印節點電
壓。也可以繪製通過Vin的電流（plot Vin#branch）。.dc語句定義了輸入源Vin從
0變化到V，間隔為mV，圖中所示模擬結果的x軸為掃描變量Vin。注意，正如
所預想的，Vin曲線的斜率為，Vout的斜率為/3（=Vout/Vin）。

Vin Vout ***Figure .6 CMOS***

*#destroy all
Vin，V *#run
*#plot Vin Vout
.dc Vin 0  m
Vin Vin 0 DC 
R Vin Vout k
R Vout 0 k
.end

掃描

圖-6　電阻分壓器的直流分析模擬
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18　CMOS IC設計、佈局與模擬Ⅰ

.3.8　繪製IV曲線

進行直流分析模擬的目的之一就是繪製主動元件（例如，二極體或電晶
體）的電流－電壓（IV）特性曲線。研究圖-7中的模擬，二極體被命名為D
（二極管的名稱必須以D開頭）。二極體的陽極連接節點Vd，陰極接地。這是我
們首次介紹.model的概念。這裡，二極體的模型名為mydiode。網表中的.model
參數D僅僅代表二極體模型。本次模擬中D後面沒有任何參數，所以SPICE採用
了預設參數值。有興趣的讀者可以參閱表-中關於在SPICE中定義二極體模型
的更多資訊。再次強調，SPICE中定義通過電壓源的電流正方向是從正端流向
負端（這就是我們在網表中定義二極體電流的方式）。

*** Figure .7 CMOS***

*#destroy all
*#run
Vin Vd
*#let ID=-Vin#branch
*#plot ID
Vin Vd
Id .dc Vin 0  m
Vin Vin 0 DC 
R Vin Vd k
D Vd 0 mydiode
.model mydiode D
.end

掃描
圖-7　繪制二極體電流—電壓特性曲線

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 CHAPTER 1　CMOS設計簡介　19

.3.9　雙迴路直流分析

可以在直流分析中加入一個外部回路，如圖-8所示，在此次模擬中，
首先設定基極電流為5 μ A，集極與發射極的掃描電壓從0到5V，間隔為mV，
輸出結果如圖-8中「 I b=5 μ A」所對應的曲線。然後將基極電流從5 μ A增大到
0 μ A，再次對集極—發射極電壓進行掃描（結果如「 I b=0 μ A」對應的曲線所
示）。重複執行上述操作直至Ib為5μA。其他利用雙迴路直流分析模擬MOS電
晶體IV特性曲線的實例如圖6-、圖6-和圖6-3所示。

*** Figure .8 CMOS***

*#destroy all
Vce *#run
*#let Ic=-Vce#branch
Vb *#plot Ic
Vce
.dc Vce 0 5 m Ib 5u 5u 5u
Ib Vce Vce 0 DC 0
Ib 0 Vb DC 0
Q Vce Vb 0 myNPN
.model myNPN NPN
.end

掃描

圖-8　繪製NPN雙極性電晶體的電流—電壓特性曲線

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20　CMOS IC設計、佈局與模擬Ⅰ

.3.0　瞬態分析

瞬態分析語句的形式為：
.tran tstep tstop, 〈tstart〉〈tmax〉〈uic〉
〈　〉中的項目為可選項，tstep項表示模擬中的（建議）時間間隔。參數tstop
表示模擬的結束時間，模擬一般從時間0開始。當模擬的數據量很大時，可以指
定一個時間tstart開始儲存數據。參數tmax用於指定最大時間間隔。如果生成的
曲線不光滑（比如不光滑的正弦曲線），就應當減小tmax的值。
SPICE瞬態分析在時域對電路進行模擬（如在示波器上，x軸為時間軸）。
現在採用瞬態分析對圖-中的簡單電路進行模擬。模擬網表如下（參見圖
-9中的輸出）：
*** Figure .9 CMOS: Circuit Design, Layout, and Simulation***
*#destroy all
*#run
*#plot vin vout
.tran 00p 00n
Vin Vin 0 DC　　
R Vin Vout k
R Vout 0 k
.end

時間
圖-9　圖-所示電路的瞬態分析

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 COMS IC設計、佈局與模擬／R. Jacob Baker
著. －－初版.－－臺北市：五南, 2010.01
　冊；　公分
含參考書目及索引
譯自：CMOS circuit design, layout, and
simulation
ISBN 978-957-11-5807-5 (第1冊：平裝). --
ISBN 978-957-11-5808-2 (第2冊：平裝)
1.積體電路
448.62 98018116

5DB9

CMOS IC設計、佈局與模擬I
CMOS Circuit Design, Layour, and Simulation I

作　　者 ─ R. Jacob Baker

譯　　者 ─ 劉艷艷　張為
校　　閱 ─ 劉傳璽
發 行 人 ─ 楊榮川
總　　編 ─ 龐君豪
主　　編 ─ 穆文娟
責任編輯 ─ 陳俐穎
封面設計 ─ 簡愷立
出 版 者 ─ 五南圖書出版股份有限公司
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法律顧問　元貞聯合法律事務所　張澤平律師
出版日期　2 0 1 0 年 1 月 初 版 一 刷
定　　價　新 臺 幣 7 2 0 元
※Copyright © 2008 by the Institute of Electrical and
Electronic Engineers, Inc. Published by John Wiley &
Sons, Inc., Hoboken, New Jersey All Rights Reserved.
This translation published under license. Complex
※版權所有．欲利用本書內容，必須徵求本公司同意※ Chinese translation rights © 2010 by Wu-Nan Book Inc.
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