Sistemas Digitais

Professora Stphany Vergtz

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Flip-Flops, Registradores e Contadores

Nos circuitos lgicos combinacionais estudados at agora, as
sadas um um dado instante de tempo dependia apenas das
entradas naquele instante de tempo.
Condies anteriores no tinham efeito sobre as sadas atuais
porque os circuitos lgicos combinacionais no possuem
memria.
Os circuitos sequenciais, que sero estudados agora,
apresentam as sadas dependentes das variveis de entrada
e/ou de seus estados anteriores que permanecem
armazenados, operando sob o comando de uma sequencia de
pulsos denominados de CLOCK.
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Flip-Flops
um elemento de memria, implementado a partir de portas
lgicas. Pode ser representado por um bloco com 2 sadas
( Q e Q ), uma entrada de controle (CLOCK) e as variveis de
entrada.
Flip-Flop genrico:

Possveis estados: Q 1 e Q 0
Q 0 e Q 1
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Flip-Flop RS Bsico
construdo a partir de portas no E (NAND) e inversora.

Circuito Interno

Bloco Representativo

Para analisar o comportamento do FF, deve-se construir a

Tabela da Verdade levando-se em considerao as variveis
de entrada (R e S) e o estado anterior da sada (QA). O estado
que a sada dever assumir aps a aplicao das entradas
denominado estado futuro (QF).
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Flip-Flop RS Bsico

Bb

A entrada S denominada SET, pois quando em nvel 1, fixa a

sada em 1 (seta o FF para o estado 1).
A entrada R denominada RESET, pois quando em nvel 1, fixa
a sada em 0 (reseta o FF para o estado 0).
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Flip-Flop RS com CLOCK

um sistema sncrono onde uma sada qualquer muda de
estados somente em momentos exatos, determinados por um
sinal chamado CLOCK.
O CLOCK geralmente um trem de pulsos.

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Flip-Flops
Para o Flip-Flop assumir um dos estados de sada necessrio
que haja uma combinao das variveis de entrada e um
pulso de controle (CLOCK).
Aps esse pulso do CLOCK, o Flip-Flop permanecer neste
estado at a chegada de um novo pulso, e ento, de acordo
com a tabela da verdade, mudar ou no de estado.

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Flip-Flop RS com CLOCK

As entradas determinam O QUE ocorrer com as sadas e a
entrada de controle CLOCK determina QUANDO as sadas
sero alteradas em funo das entradas.

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Flip-Flop RS com CLOCK

Para que o Flip-Flop Bsico possa ser controlado por uma sequncia
de pulsos de CLK, basta substituir os inversores por portas No E
(NAND).

Circuito Interno

Bloco Representativo

Quando ocorre a borda de subida (ou de descida) o FF se comporta

como um RS Bsico.
Enquanto no ocorre a borda de subida (ou de descida) o FF
permanece em seu estado original, mesmo que as entradas R e S
variem.
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Flip-Flop RS com CLOCK

FF RS com CLK

CLK

QF

QA

FF RS com CLK
S

CLK

QA

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QF

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Flip-Flop RS com CLOCK

Ex: Considerando o FF a seguir e que seu estado atual Q = 0,
escreva a sada normal (Q) para o seguinte diagrama
temporal.

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Flip-Flop RS com CLOCK

Ex: Resposta

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Flip-Flop JK
O Flip-Flop JK utiliza flip-flop RS na concepo de seu circuito
lgico.

Circuito Interno Simplificado

Circuito Interno Completo

Bloco Representativo
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Flip-Flop JK
FF JK

CLK

QF

QA

QA

O Flip-Flop JK alm de setar e resetar (FF RS) ele opera o

modo de comutao

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Flip-Flop JK
Ex: Considerando o FF a seguir e que seu estado atual Q = 0,
escreva a sada normal (Q) para o seguinte diagrama temporal.
temporal.

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Flip-Flop JK
Ex: Resposta

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Flip-Flop JK com PRESET e CLEAR

No Flip-Flop JK, as variaes nas entradas J e K s ocasionam
mudanas no estado de sada se existir um pulso do CLK.
Com as entradas PRESET (PR) e CLEAR (CLR) possvel impor a
qualquer momento Q = 1, fazendo PR = 0, e Q = 0, fazendo
CLR = 0.
Com PR = CLR = 1 o circuito funciona normalmente como um
FF JK. PRESET e CLEAR no podem assumir 0
simultaneamente, pois acarretaria em uma sada no
permitida.

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Flip-Flop JK com PRESET e CLEAR

Circuito Interno

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Bloco Representativo

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Flip-Flop JK com PRESET e CLEAR

Ex: Considerando o FF a seguir e que seu estado atual Q = 1,
escreva a sada normal (Q) para o seguinte diagrama temporal.
temporal.

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Flip-Flop JK com PRESET e CLEAR

Ex: Resposta

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Flip-Flop JK Mestre-Escravo (Master-Slave)

Um Flip-Flop JK Mestre-Escravo constitudo de 2 FF JK, um
mestre e um escravo, que fazem com que o estado da sada s
seja alterado na borda de descida dos pulsos do CLK.
Pode ser analisado como um FF JK disparado por borda
negativa.
FF JK Mestre/Escravo

QA

QA

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CLK

QF

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Flip-Flop JK Mestre-Escravo com PRESET e

CLEAR
Pode ser analisado como um FF JK com PRESET e CLEAR
disparado por borda negativa.

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Flip-Flop tipo T
obtido a partir de um JK mestre-escravo com as entradas J e
K conectadas em curto (J = K).

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Flip-Flop tipo D
obtido a partir de um JK mestre-escravo com a entrada K
invertida em relao a J.

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Referncias Bibliogrficas
TOCCI, Ronald J. et al. Sistemas Digitais: princpios e aplicaes. 11.
ed. So Paulo: Pearson Prentice Hall, 2011.

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