Repblica Bolivariana de Venezuela

Ministerio del Poder Popular para la educacin superior

Universidad del Zulia
Facultad de Ingeniera
Escuela de Elctrica
Departamento de Electrnica
Ctedra: Practica de Proyecto Digital I
Profesor: Manaure Garca

Integrantes:
Apellido,
Nombre
Beltrn,
Marilyn
Quintero, Ivn

C.I.
19.547.3
97
19.546.5
43

Maracaibo; Febrero de 2010

CONTENIDO

Introduccin
Descripcin del Montaje
Funcionamiento
Anlisis y Conclusiones

INTRODUCCIN

A travs de los aos se han implementado nuevas tcnicas de

telecomunicaciones, la cual constituye una exitosa extensin de la
electrnica digital a nuevas reas de aplicacin.
El principal problema en la mayora de los sistemas de
comunicacin, es la transmisin de informacin en forma de mensajes o
datos desde alguna fuente de informacin, hasta algn destino. El
mtodo de transmisin es frecuentemente empleo de seales elctricas,
ms o menos bajo el control del emisor.
Estas seales se transmiten a travs de un canal. Existe
probabilidad de que un mensaje pueda detectarse errores.
En matemticas, computacin y teora de la informacin, la
deteccin y correccin de errores es una importante prctica para el
mantenimiento e integridad de los datos a travs de canales ruidosos y
medios de almacenamiento poco confiables
Por lo tanto, debemos asegurarnos que si se presentan errores,
stos puedan ser detectados.
Por ello este proyecto tiene como objetivo disear un detector de
errores pero de paridad par la cual se entender y asimilara durante su
desarrollo.

DESCRIPCIN DEL MONTAJE

Este proyecto se basa en la realizacin de un circuito capaz de

detectar lo errores en la transmisin de datos. El sistema se basa en
comparar la informacin enviada con la informacin que se obtiene en el
receptor, todo esto se realizo aplicando el mtodo de detector de errores
de paridad par el cual consiste en aadir un bit de ms a la cadena que
queremos enviar, y que nos indicar si el nmero de unos (bits puestos a
1) es par o es impar. Si es par incluiremos este bit con el valor = 0, y si
no es as, lo incluiremos con valor = 1.
Ejemplo de generacin de un bit de paridad simple:
Queremos enviar la cadena 1110100:
1 Contamos la cantidad de unos que hay: 4 unos
2 El nmero de unos es par por tanto aadimos un bit con valor = 0
3 La cadena enviada es 11101000
El receptor ahora, repite la operacin de contar la cantidad de
unos que hay (menos el ltimo bit) y si coincide, es que no ha habido
error
Para el montaje del circuito que se llevo a cabo se utilizaron los
siguientes componentes:

Un protoboard
2 integrados 7486 que consta de 4 compuertas XOR cada una
4 resistencias de 220 para poner a tierra las entradas de las
compuertas de XOR
4 leds amarillos para visualizar los bits recibidos
1 led verde para el bit de paridad
1 led rojo para el error
DIP Swich de 10 entradas individuales
Cables
Fuente DC a 5V

FUNCIONAMIENTO

Se conectaron resistencia a tierra a cada compuerta a cada

compuerta XOR para darle un 0 lgico a las entradas y conectarlo a su
vez a swiches que en determinado momento le den un estado de 1 a
las entradas. El 1 integrado es el emisor y se conectan sus terminales
para obtener el circuito emisor de la figura 1. La salida del circuito
emisor es el bit de paridad, la cual pone un 0 si la cantidad de 1 en las
4 entradas es par y pone un 1 si la cantidad de 1 en la entrada es
impar. Los 4 bits de informacin se envan por medio de cables y
swiches intercalados para simular un error en transmisin de datos. El
circuito receptor es igual al emisor, este compara de la misma forma la
cantidad de 1 recibidos colocando un 0 si la cifra de 1 es par y coloca
1 si la cantidad es impar.
El bit de error si compone de una compuerta XOR del segundo
integrado cuyas entradas son el bit de paridad del emisor y el bit de
paridad del receptor; si ambas salidas son 0 1, el led rojo no se
enciende y no hay error, pero si los bits son diferentes la compuerta
coloca un 1 en la salida y por ende el led rojo, alertando que se ha
presentado un error.
El error se logra experimentalmente abriendo uno de los 4 swiches
de transmisin.

U7
U1

U2

U3

XOR

D1

XOR
XOR

LED-GREEN

XOR

U6
R2
10k

R1

U5

R3

U4

R4

10k

10k

XOR

10k

XOR
XOR

DSW2
DSW2(NO2)

20
19
18
17
16
15
14
13
12
11

OFF ON

1
2
3
4
5
6
7
8
9
10

D2

D3

D4

D5

D6

LED-YELLOW

LED-YELLOW

LED-YELLOW

LED-YELLOW

LED-RED

DIPSW_10

Figura 1. Circuito Detector De Errores De Paridad Par.

El procedimiento que se llevo cabo para el diseo y realizacin de

este circuito se presenta a continuacin.

Generador

Se realizo la tabla de la verdad para el circuito que se quera

realizar para el generador o emisor de datos, colocando la respuesta a
los diferentes valores y combinaciones que podan tomar las entradas,
las cuales se representan con A,B,C,D y para la salida G. La tabla se
presenta a continuacin

Tabla de la verdad (Generador)

0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

G (Bit de
paridad)
0
1
1
0
1
0
0
1
1
0
0
1
0
1
1
0

De igual manera se procedi a ejecutar el mapa de Karnaugh

correspondiente a la tabla de la verdad para la simplificacin de esta.

Mapa de karnaugh del generado

CD
00
AB
00 0
01
11 0
10

0
1

11

10

0
0

0
0

La salida para este circuito quedo representada por la funcin que

se presenta a continuacin despus de aplicar de ciertas propiedades.
G=
G=ABCD +ABCD +ABCD+ABCD +ABCD +ABCD +ABCD
G=AB (CD+CD) + CD (AB + AB) + CD (AB+AB) + AB (CD+CD)

Aplicando las propiedades

XY+XY=X Y
XY+XY=(X Y)
AB(C
(A
(A

(A

(A
((A

Receptor

Para el receptor se llevo el mismo procedimiento y propiedades

que para hallar el circuito ya que a este debera llegar la misma
informacin que genera el emisor, en el caso ideal. Por lo cual se
presenta la tabla de verdad, mapa de karnaugh y funcin para este caso

Tabla de la verdad (Receptor)

R
A B C D (Receptor
)
0 0 0 0 0
0 0 0 1 1
0 0 1 0 1
0 0 1 1 0
0 1 0 0 1
0 1 0 1 0
0 1 1 0 0
0 1 1 1 1
1 0 0 0 1
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0

Mapa de karnaugh del receptor

CD
00
AB
00 0
01
11 0
10

0
1

11

10

0
0

0
0

La funcin de salida es:

R=
R=ABCD +ABCD +ABCD+ABCD +ABCD +ABCD +ABCD
R=AB (CD+CD) + CD (AB + AB) + CD (AB+AB) + AB (CD+CD)
Aplicando las propiedades

XY+XY=X Y
XY+XY=(X Y)
AB(C
(A
(A
(A
((A

Error

(A

Tabla de la verdad (error)

G R
0
0
1
1

0
1
0
1

E(err
or)
0
1
1
0

Donde:
G: bit de paridad par del generador
R: bit de paridad par del receptor

ANLISIS Y CONCLUSIN.

Al momento de realizar el montaje de este proyecto se

presentaron ciertos inconvenientes, y esto se debi al mal contacto de
los componentes con el protoboard, sobre todo en la indicacin de los
led. Otro problema correspondi a la falta de resistencias que debieron
estar conectadas a los led, y esto produjo la quemada de tres de estos.
Pero a pesar de todo esto se pudo llegar al objetivo principal de este
proyecto, el cual era disear un circuito que permitiera detectar errores
de paridad par.

Cuando se hicieron las diferentes pruebas para la verificacin del

circuito se comprob su buen funcionamiento.
Para el caso donde la informacin enviada fuera la misma que el
circuito en el receptor percibiera se logro observar que cuando se hizo
la prueba con diferentes BCD para simular diferentes datos de envos el
circuito respondi correctamente, y esto se aprecio a travs del led de
error (no encendi).
Cuando se quiso simular un error se abri una de los cables, los
cuales representan las lneas de transmisin. Al realizar esto el led de
error se encendi y esto se produjo ya que los bits de envi no fueron los
mismos que distingui el receptor.
En cuanto al bit de paridad de igual forma su funcionamiento fue
exitoso, porque cuando a la entrada del circuito del emisor el cdigo que
se quiera transmitir contiene un numero par de unos, el led no se
encender ya que para esta informacin este es 0, pero si se da el caso
que el cdigo que se quiere transmitir tiene un numero de unos impar el
led se encender ya que para este el bit de paridad es 1. Se puede ver
fcilmente con el tpico ejemplo del cdigo 0111 (el cual es el nmero 7
en decimal), para este hecho el bit de paridad seria 1 ya que el nmero
de unos es impar. Ahora si en la lnea por alguna razn se llega ver
interrumpida o se presenta algn problema y el receptor no capta lo
mismo que se envi es cuando se da el error. (Este se ve mejor con
funcin de las compuertas XOR).
Por lo cual en cada uno de los casos que se podran dar el circuito
trabajo de manera correcta.
Pero en el desarrollo del proyecto se pudo percatar que este
circuito verifica el error de envi de 4 bits, pero solo muestra error de bit
y 3 bits, ya que al faltar 2 4 bits la salida igual ser 0(par), lo que
hace que este circuito sea algo no practico.