PARAMETRO

VHDL

VERILOG

ABEL

Se pueden desarrolllar los ejercicios de la

Se pueden desarrollar diseos digitales de misma menera que VHDL, pero con la
distintos estilos como el funcional,flujo de ventaja que se necesita menos lineas de
datos con ecuaciones booleanas y de estilo codigos para la resolucion del mismo
estructural.
diseo digital debido a que el lenguaje es
mas abstracto

Desarrollollando la programacion de los Al igual que el VHDL al desarrollar la

diseos,
estudiando
su programacion de los diseos, estudiando
estructura,comportamiento y dividiendo en su estructura,comportamiento y dividiendo
pequeos procesos se obtendra la en pequeos procesos se obtendra la
resolucion de manera facil y rapida
resolucion de manera facil y rapida

Este lenguaje es un poco complicado de

Es de facil aprendizaje debido a que es
aprender debido a que esta basado en
una derivacion del lenguaje C
derivaciones de los lenguajes ADA y Pascal.

ABEL esun lenguaje orientado a diseos

mas sencillos que VHDL lo que se refleja
en un menor numero de tipos de datos y
No se necesita una entidad externa para en un nivel de abtraccion. Todo ello,
Se necesita declarar la identidad y
declarar los datos ya que viene incluido hace que se agilice el aprendizaje del
arquitectura del diseo digital a desarrollar
dentro de la misma arquitectura en este alumno. Sin embargo para el diseo de
de manera obligatoria para que se ejecute el
caso llamado "module" (modulo) en donde sistemas mas complejos se requiere un
programa
se realiza el desarrollo del diseo.
lenguaje con una mayor potencia de
modelado como VHDL, que ademas es
un estandar IEEE. ABEL incluye una
variedad de opciones de minimizacion
logica bazadas en algoritmos de

CODIGO

en un menor numero de tipos de datos y

No se necesita una entidad externa para en un nivel de abtraccion. Todo ello,
Se necesita declarar la identidad y
declarar los datos ya que viene incluido hace que se agilice el aprendizaje del
arquitectura del diseo digital a desarrollar
dentro de la misma arquitectura en este alumno. Sin embargo para el diseo de
de manera obligatoria para que se ejecute el
caso llamado "module" (modulo) en donde sistemas mas complejos se requiere un
programa
se realiza el desarrollo del diseo.
lenguaje con una mayor potencia de
modelado como VHDL, que ademas es
un estandar IEEE. ABEL incluye una
variedad de opciones de minimizacion
logica bazadas en algoritmos de
minimizacion
logica
expresso.
La
optimizacion de NO-importa se habilita si
Presenta una sola forma de asignar valores
Presenta dos formas de asignar valores asi se programa. ABEL tambien incluye
un desensamblador que lee archivos con
formato JEDEC y produce un archivo
ABEL-HDL. El lenguaje ABEL-HDL es
independiente de la arquitectura; esto no
necesita especificar en un diseo real de
Las declaracion de las compuertas basicas PLD en ABEL. Abel posee la opcion de
Las declaracion de las compuertas basicas
se realiza llamandolas por su nombre o eleccion del PLD apropiado para un
se realiza llamandolas por su nombre
atravez de simbolos
diseo. En terminos de soporte de
dispositivo, ABEL ha sido historicamente
aceptado por mas arquitecturas de PLD
S que cualquier otra herramienta de
diseo de PLDS.

las estructuras de seleccin como if, case, Las estructuras de seleccin como if, case,
with etc.. En su declaracion tiene forma with etc en su declaracion es semejante
similar a las del lenguaje Pascal
al lenguaje C.

Posee una forma de generar eventos o Posee dos formas de generar eventos o
pulsos de reloj a traves de la palabra pulsos de reloj a traves de la palabra
reservada del programa "EVENT"
reservada "Posedge y Negedge".

Se

pueden

declarar

modulos

sus

Se pueden declarar procesos y funciones

Se pueden
modulos.

declarar

modulos

sus

Se puede observar el comportamiento del Se puede observar el comportamiento del

diseo en distintos instantes de tiempo.
diseo en distintos instantes de tiempos.

SIMULACION

Por medio de ecuaciones logicas y

Facil de manipular los datos de entrada y Facil de manipular los datos de entrada y
JEDEC
salida del diseo
salida del diseo

Se utiliza el mismo sistema CAD para la Se utiliza el mismo sistema CAD para la
simulacion en ambos lenguajes
simulacion en ambos lenguajes

Se utiliza el mismo sistema CAD para la Se utiliza el mismo sistema CAD para la
simulacion en ambos lenguajes
simulacion en ambos lenguajes

TIEMPO DE
SIMULACION

LIBRERIAS

Debido a que lleva menos codigo para la

Debido a que lleva mas codigo para la
solucion de un mismo diseo digital asi
solucion de un diseo digital asi mismo su
mismo su tiempo de simulacion va a
tiempo de simulacion va aumentar pero en
disminuar pero en pocos pequeos
pocos milisegundos mas.
milisegundos.

Se necesita declararlas de manera

No necesitan declararse
obligatoria para que pueda ser ejecutadas
ejecutan automaticamente.
las lineas de codigo.

que

ya

se

Funcional.

Algoritmos de minimizacion logica

Se utiliza el mismo software ISE Design suite Se utiliza el mismo software ISE Design
14.7 para la programacion y para la suite 14.7 para la programacion y para la
simulacion se usa una herramienta llamada simulacion se usa una herramienta llamada
isim que esta incluida en el software.
isim que esta incluida en el software.
Funciona con Windows y DOS.

SOFTWARE

Facil instalacion, manipulacion y aprendizaje.

Facil
instalacion,
aprendizaje.

manipulacion

SOFTWARE

Facil instalacion, manipulacion y aprendizaje.

Gratis de descargar

Facil
instalacion,
aprendizaje.

manipulacion

Gratis de descargar

Es de bajo costo.

Entrenador de Xilinx FPGAs, Spartan, 3E, Entrenador de Xilinx FPGAs, Spartan, 3E,
Starter Board compatible con ambos Starter Board compatible con ambos
lenguajes.
lenguajes.

Entrenador de Xilinx FPGAs, Spartan,

3E, Starter Board compatible con ambos
lenguajes.

HARDWARE

Facil de utilizar en ambos lenguajes.

Facil de utilizar en ambos lenguajes.

CUPL

CUPL (Compilador universal de logica

programable) dota al usuario con una
variedad de opciones de diseo
incluyendo, ecuaciones booleanas,

CUPL (Compilador universal de logica

programable) dota al usuario con una
variedad de opciones de diseo
incluyendo, ecuaciones booleanas,
tablas de verdad, y diagramas de
estado. CUPL tambien acepta un
conjunto de notaciones similares a
ABEL, atravez del lenguaje de diseo,
no acepta algunas ecuaciones de
diseo de alto nivel como ABEL

CUPL incluye un numero de opciones

de minimizacion y puede ser equipado
con un selector de dispositivos que
acepta varios criterios de seleccin para
auxiliar al dispositivo apropiado para un
diseo especifico. En CUPL los
vectores de prueba no son incluidos en
el archivo de diseo pero son escritos
separadamente. Estos vectores de
prueba pueden ser procesados por el
simulador del CUPL, el CSIM
(Simulador del compilador universal de
logica programable). Los dispositivos de
CUPL aceptan un buen numero de PLD
S complejos. Una opcion de CUPL
permite que el diseo sea convertido
desde la forma esquematica.