Notas de Aula: Latches e Flip-Flops

Latch SR: NAND e NOR

Latch Controlados: SR e D
Pulsos Digitais Tempo de SETUP e HOLD
Sinais de Clock
Flip-Flops: T, JK e D
Entradas Assncronas: Preset e Clear
Aplicaes de Flip-Flops
O elemento de memria mais importante o flip-flop, que implementado a partir de portas lgicas.
Embora uma porta lgica, por si s, no tenha capacidade de armazenamento, alguma delas podem ser
conectadas entre si de tal forma que permita o armazenamento de informao.
A figura abaixo mostra um smbolo genrico utilizado para representar um flip-flop.

O flip-flop conhecido por outros nomes, inclusive Latch e multivibrador biestvel.

O circuito de um FF mais simples, ou seja, os latches, podem ser construdo a partir de duas portas
NAND ou duas portas NOR.

1.Latch SR com portas NAND:

Existem duas entradas no latch: a entrada SET a que seta Q para o estado 1; a entrada RESET a que
reseta Q para o estado 0.
As entradas SET e RESET esto normalmente em repouso no estado ALTO, e uma delas pulsada em
nvel BAIXO sempre que se deseja alterar as sadas do latch.
Analisaremos os casos em que ocorrem pulsos em nvel baixo nas entradas SET e RESET afim de
construir a tabela verdade de um Latch SR (NAND).
Os possveis estados de sada de um Latch so:

 SET
RESET
Estado proibido (Invlido)
Reteno
Estado de RETENO do Latch. Quando SET = RESET = 1, existem duas probabilidade para sada. Isto
pode ser verificado pela figura abaixo.
Conforme veremos em breve, o estado atual da sada depende do que aconteceu anteriormente nas entradas.

Latch SR com portas NAND

Resetando o latch (RESET)

A entrada RESET pulsada para baixo, enquanto a entrada SET mantida
em nvel alto. Um pulso de nvel baixo na entrada RESET sempre leva o latch
para o estado em que Q=0. Essa a operao de resetar o latch ou FF.
Latch
SR comabaixo
portas NAND:
As
figuras
mostram o que acontece ao ocorrer um pulso na entrada

Setando
o
Latch
(SET)
RESET para o estado BAIXO quando:

A entrada SET pulsada para baixo, enquanto a entrada RESET mantida em nvel alto. Um pulso de nvel

baixo
Q=0naantes
entrada
SET.
entradado
SETpulso
semprena
leva
o latch para
o estado em que Q=1. Essa a operao de setar o latch ou
FF.
As figuras abaixo mostram o que acontece ao ocorrer um pulso na entrada SET para o estado BAIXO

Q=1 antes do pulso na entrada SET.

quando:
Q=0 antes do pulso na entrada SET.
Q=1 antes do pulso na entrada SET.
Resetando o latch (RESET)
A entrada RESET pulsada para baixo, enquanto a entrada SET mantida em nvel alto. Um pulso de nvel
baixo na entrada RESET sempre leva o latch para o estado em que Q=0. Essa a operao de resetar o latch
ou FF.
As figuras abaixo mostram o que acontece ao ocorrer um pulso na entrada RESET para o estado BAIXO
quando:
Q=0 antes do pulso na entrada SET.

para o estado em que Q=1. Essa a operao de setar o latch ou FF.

As figuras abaixo mostram o que acontece ao ocorrer um pulso na entrada
SET para o estado BAIXO quando:
Q=1 antes do pulso na entrada SET
Q=0 antes do pulso na entrada SET.
Q=1 antes do pulso na entrada SET.

Estado proibido
Ocorre quando SET e RESET so pulsados em nvel BAIXO simultaneamente gerando um nvel alto
em ambas as sadas da porta NAND, de forma que, esta condio indesejada uma vez que as duas sadas
so complementares entre si.
A condio em que SET = RESET = 0 no usada em um latch com portas NAND.
Resumo do Latch SR com portas NAND
1. SET = RESET = 1. Essa condio o estado normal de repouso e no tem nenhum efeito sobre o estado
da sada. As sadas permanecem nos mesmos estados que estavam antes dessa condio de entrada.
2. SET = 0, RESET = 1. Essa condio sempre faz a sada ir para o estado em que Q=1, em que permanecer
mesmo que a entrada SET retorne para nvel ALTO. Essa operao de setar o latch.
3. SET = 1, RESET = 0. Essa condio sempre gera um estado de sada em que Q=0, no qual permanece
mesmo aps a entrada RESET retornar para nvel ALTO. Essa a operao de limpar ou resetar o latch.
4. SET = RESET = 0. Essa condio tenta, ao mesmo tempo, setar e resetar o latch e produz . Se as entradas
retornarem ao 1 simultaneamente, o estado resultante imprevisvel. Essa condio conhecida como
estado proibido e no deve ser utilizado.

Duas portas NOR interligadas de modo cruzado podem ser usadas como um latch com portas NOR. A
configurao mostrada na figura abaixo similar a configurao do latch NAND, exceto pelo fato de as
sada Q e Q estarem em posies trocadas.
O latch NOR funciona exatamente como um latch NAND, exceto pelo fato de as entradas SET e RESET

Duas portas NOR interligadas de modo cruzado podem ser usadas como um
latch com portas NOR. A configurao mostrada na figura abaixo similar a
configurao do latch NAND, exceto pelo fato de as sada Q e Q estarem em
posies trocadas.
serem ativas em nvel ALTO, em vez de nvel BAIXO, e o estado de repouso deste latch SET = RESET =
0. O latch NOR funciona exatamente como um latch NAND, exceto pelo fato de
as entradas SET e RESET serem ativas em nvel ALTO, em vez de nvel BAIXO,
e o estado de repouso deste latch SET = RESET = 0.

Resumo do Latch SR com portas NOR
1. SET=RESET=0.Esseoestadoderepousoenotem efeito sobre o estado da sada. As sadas permanecem
nos mesmo estados que estavam antes dessa condio de entrada.
2. SET = 1, RESET = 0. Essa condio sempre faz a sada ir para o estado em que Q=1, no qual
permanecer mesmo que a entrada SET retorne para nvel BAIXO. Essa operao de setar o latch.
3. SET = 0, RESET = 1. Essa condio sempre gera um estado de sada em que Q=0, no qual permanecer
mesmo aps a entrada RESET retornar para nvel BAIXO. Essa a operao de limpar ou resetar o latch.
4. SET = RESET = 1. Essa condio tenta, ao mesmo tempo, setar e resetar o latch e produz . Caso as
entradas retornarem ao 0 simultaneamente, o estado resultante ser imprevisvel. Essa condio conhecida
como estado proibido e no deve ser utilizado.

Exemplo: Considere as formas de onda de SET e RESET sendo aplicadas na entrada do latch NOR.
Inicialmente Q=0, assim sendo pede-se determinar a forma de onda na sada Q.

Exemplo: Considere as formas de onda de SET e RESET sendo aplicadas na

entrada do latch NOR. Inicialmente Q=0, assim sendo pede-se determinar a
forma de onda na sada Q.

Inicialmente, SET = RESET = 0, que no afeta a sada Q permanecendo em nvel BAIXO. Quando SET
vai para o nvel ALTO no instante T1, Q vai para o nvel 1 permanecendo em 1 mesmo aps a entrada
SET retornar para o nvel 0 em T2.
Em T3 a entrada
para
nvelafeta
altoaesada
leva Q
o estado 0,em
nonvel
qualBAIXO.
permanece
mesmo
aps
Inicialmente,
SET =RESET
RESETvai
= 0,
queo no
Q para
permanecendo
Quando
SET
vai
a
entrada
RESET
retornar
para
o
nvel
BAIXO
em
T
.
para o nvel ALTO no instante T1, Q vai para o nvel
1 permanecendo em 1 mesmo aps a entrada SET
4
tem RESET
efeito sobre
a sada
Q,alto
visto
que Qelapara
j est
em 0,
nvel
O pulso
nao entrada
RESET,
em T3
T5,ano
retornar
para
nvel 0 em
T2. Em
entrada
vai para
o nvel
e leva
o estado
no
BAIXO.
O
pulso
na
entrada
SET,
em
T
,
leva
a
sada
Q
de
volta
para
o
nvel
1,
no
qual
permanece.
6
qualD
permanece
mesmo
aps a entrada RESET
retornar para o nvel BAIXO em T4.
Latch
(latch
transparente)
O pulso na entrada RESET, em T5, no tem efeito sobre a sada Q, visto que ela j est em nvel BAIXO.

O pulso na entrada SET, em T6, leva a sada Q de volta para o nvel 1, no qual permanece.
Quando o circuito energizado, no e possvel prever o estado inicial da sada do flip-flop se as entradas
SET e RESET
estiverem
inativas (ou seja, S = R = 1 para um latch NAND ou como vimos anteriormente,
D mostrada
na
figura.
S = R = 0 para um latch NOR). Existem chances iguais de estado inicial da sada ser Q=0 ou Q=1. Isso
depende deefatores
os atrasos internos
de propagao,
parasitas e carga externa. Se um
atch NAND
umcomo
direcionador
de
pulsos capacitncias
composto
latch ou FF tiver de iniciar em um estado
particular
para
garantir
uma
operao
adequada de um circuito, ele
Latch D (latch transparente)
e 2. Ater
entrada
comum
das
portas
que
implementam
de ser colocado no estado desejado, ativando momentaneamente a entrada SET ou RESET no incio da
operao
do circuito. entrada
Isso obtido aplicando
um pulso na entrada(enable,
apropriada.
denominada
de habilitao
Latch D (latch transparente)
A configurao
doDLatch
D na
mostrada
na figura.
A configurao
do Latch
mostrada
figura.

O circuito
um latch
NAND e um
direcionador
deportas
pulsos
composto
O circuito
contmcontm
um latch NAND
e um direcionador
de pulsos
composto pelas
NAND
no 1 e 2. A
pelas
portas
nimplementam
1 e 2. A entrada
das
portas que
implementam
entrada
comum
das NAND
portas que
o circuito comum
direcionador
denominada
entrada
de habilitao
o circuito
denominada entrada de habilitao (enable,
(enable,
abreviado direcionador
por EN).
abreviado por EN).

Funcionamento
Funcionamento
EN = 1 A entrada D produzir um nvel BAIXO em uma das entradas SET
latch NAND,
fazendo
com
sadaSET
Q tenha
o mesmo
EN =ou
1 RESET
A entradado
D produzir
um nvel
BAIXO em
umaque
das a
entradas
ou RESET
do latchnvel
NAND,
lgico
que
a
entrada
D.
Se
a
entrada
D
mudar
a
sada
Q
seguir
fazendo com que a sada Q tenha o mesmo nvel lgico que a entrada D. Se a entrada D mudar a essas
sada Q
mudanas.
Em outras
palavras,
sada
Q ser
a entrada
D.
seguir
essas mudanas.
Em outras
palavras, aasada
Q ser
igualigual
a entrada
D.
EN = 0 A entrada D estar desabilitada a alterar o latch NAND. Assim a
EN = 0 A entrada D estar desabilitada a alterar o latch NAND. Assim a sada Q e Q permaneceram no
sada Q e Q permaneceram no mesmo nvel lgico em que estavam antes
mesmo nvel lgico em que estavam antes que a entrada EN fosse para nvel BAIXO.
que a entrada EN fosse para nvel BAIXO.

Latch D (latch transparente)

Exemplo:
Determinar
a forma
onda da
Q para
o latch D
as oformas
dasasentradas
EN e D
Exemplo:
Determinar
a de
forma
desada
onda
da sada
Q com
para
latchdeDonda
com
formas
mostradas
na
figura
.
Considere
Q=0.
de onda das entradas EN e D mostradas na figura . Considere Q=0.

Seu funcionamento semelhante ao latch SR. Os estados deste latch pode ser visualizado na tabela verdade.

Seu
funcionamento
semelhante
ao latch
D porm
tem-se
funcionamento
semelhante
ao latch
D porm
agoraagora
tem-se
duas du
entradas,
e RESET.
Os estados
ser visualizado
na tab
das, SET eSET
RESET.
Os estados
destedeste
latch latch
pode pode
ser visualizado
na tabela
verdade.
de.

Sinais de clock
Sistemas digitais
Assncrono

As sadas podem mudar de estado a qualquer momento e

ou mais entradas mudarem de estados.
Exemplo: Latchs e FF com entradas assncronas.

Sncrono
Sistemas
digitais
Assncronos
Omudar
momento
exatomomento
em que
uma
sada
qualquer
muda
As sadas podem
de estado a qualquer
em que
uma ou
mais entradas
mudarem pode
de estados.
Exemplo: Latchs
com entradas assncronas.
soe FF
determinados
por um sinal normalmente denominado cl
Sncrono
O momento exato
em que
uma sada
mudar
de estado, so determinados
por de
um sinal
Esse
sinal
de qualquer
clockpode
so
geralmente
um trem
pulsos reta
normalmente denominado clock.
onda
quadrada.
Esse sinal deuma
clock so
geralmente
um trem de pulsos retangulares ou uma onda quadrada.

A velocidade com que u

digital funciona depende da
com que ocorre os pulsos
perodo (T ciclo de clock
de uma borda de desc
prxima
borda
de
d
freqncia (F) o inverso d





A velocidade com que um sistema digital funciona depende da freqncia com que ocorre os pulsos de

Caractersticas do FF com clock:

Tem um entrada de clock denominada CLK, CK ou CP.

clock. O perodo (T ciclo de clock) medido de uma borda de descida at a prxima borda de descida. A
freqncia (F) o inverso do perodo.

Disparo por borda de subida ou de descida.

Flip-Flops
com clock
Possui
uma ou mais entradas de controle, que no tem efeito so

at que
transio
ativa
clockCLK,
ocorra.
Caractersticas
do FF uma
com clock:
Tem um entrada
de clockdo
denominada
CK ou CP.Por isso essas
controle
entradas de controle sncronas po
Disparo
por borda deso
subidadenominadas
ou de descida.
sincronizadas
Possui uma ou mais entradas
no tem efeito
sobre
a sada Q at
que uma transio
comdeocontrole,
sinalque
aplicada
na
entrada
CLK.
ativa do clock ocorra. Por isso essas entradas de controle so denominadas entradas de controle
pois elas esto
sincronizadas
comdeterminam
o sinal aplicada na entrada
CLK. ocorrer com as sa
sncronas
As entradas
de
controle
O QUE
As entradas de controle determinam O QUE ocorrer com as sadas ao passo que as entradas de clock
que
asQUANDO
entradas
deso
clock
determina QUANDO as sadas so alter
determina
as sadas
alteradas.

FFs com clo

entrada de clo
ser ativada p
Tempo de Setup e
Hold
borda
de subi
uma borda de
entradas
d
determinam
Temporizao necessria para que um FF responda
de form
entradas de controle quando ocorrer uma transiotransio
ativa na ativa
entr
FFs com
clock tmde
uma Setup
entrada de(t
clock
Tempo
s) que pode ser ativada por: (a) uma borda de subida, ou (b) por uma
borda de descida. As entradas de controle determinam o efeito da transio ativa do clock.

o intervalo de tempo que precede imediatamente a transio a

Tempo
de Setup
e Hold o qual a entrada de controle tem de ser m
clock
durante

Temporizao necessria para que um FF responda de forma confivel s entradas de controle quando
Os
tempos
ocorreradequado.
uma transio ativa
na entrada
CLK. de setup esta na faixa de 5 a 50 ns.
Tempo de Setup (ts)
Tempo
de Hold
(th) imediatamente a transio ativa do sinal de clock durante o qual a
o intervalo
de tempo
que precede
entrada de controle tem de ser mantida no nvel adequado. Os tempos de setup esta na faixa de 5 a 50 ns.
intervalo
de tempo que se segue imediatamente aps a tra
Tempodeo
Hold
(th)
o intervalo
tempo
que se segue
imediatamente
apsaa transio
ativade
do sinal
de clock durante
o qual a tem
sinaldede
clock
durante
o qual
entrada
controle
sncrona
entrada de controle sncrona tem de ser mantida no nvel adequado. Os tempo de hold esto na faixa de 0 a
10 ns. no nvel adequado. Os tempo de hold esto na faixa de 0 a 10 ns

Para garantir que um FF com

adequadamente quando ocorre
do clock, as entradas de con
mudar de estado por pelo men
tempo igual a Ts antes da trans
pelo menos um intervalo de tem
a transio do CLK.

O
smbolo
lgico
a tabela
verdade
de um FFquando
S-R ocorrer
com clock
disparado
por as
Para
garantir que
um FFe com
clock responda
adequadamente
a transio
ativa do clock,
borda
subidano
so
mostrados
entradasde
de controle
podem
mudar de nas
estadofiguras
por peloabaixo.
menos um intervalo de tempo igual a Ts antes da
transio
do CLK
pelo menos umointervalo
tempo
a th aps
transio do
CLK.
A
entrada
S ee por
R controlam
estadode do
FFigual
como
foi adescrito
anteriormente
Flip-Flops S-R com clock
para
um latch NOR, mas o FF no responde a essas entradas at que ocorra
O smbolo lgico e a tabela verdade de um FF S-R com clock disparado por borda de subida so mostrados
uma
borda de subida no sinal de clock.
nas figuras abaixo.
A entrada
S e R controlam
o estado
do FFqual
comoestado
foi descrito
anteriormente
paraquando
um latch NOR,
mas oo FF
Essas
entrada
controlam
para
lgico
o FF ir
ocorrer
no
responde
a
essas
entradas
at
que
ocorra
uma
borda
de
subida
no
sinal
de
clock.
pulso de clock; a entrada CLK a entrada de disparo (trigger) que faz com
Essas oentrada
controlam
qual estado
o FF ir quando
ocorrer
o pulso
de clock;
a entrada
CLK a
que
FF mude
de para
estado
lgicolgico
de acordo
com os
nveis
lgicos
nas
entradas
entrada de disparo (trigger) que faz com que o FF mude de estado lgico de acordo com os nveis lgicos
S e R no instante em que ocorre a transio ativa do clock.
nas entradas S e R no instante em que ocorre a transio ativa do clock.

Flip-Flops S-R com clock

Exemplo:
AsExemplo
formas de onda mostradas abaixo ilustram a operao de FF S-R com clock disparado por borda de
subida. Os tempos de setup e hold so desconsiderados e inicialmente a sada Q do FF esta em nvel lgico 0
As formas de onda mostradas abaixo ilustram a operao de FF S-R com clock
(Q=0).
disparado por borda de subida. Os tempos de setup e hold so
desconsiderados e inicialmente a sada Q do FF esta em nvel lgico 0 (Q=0).

As figuras abaixo mostram o smbolo e a tabela verdade para um FF S-R

disparado
na borda
descida
que verdade
ocorrepara
naum
entrada
CLK. na borda de descida que
As figuras abaixo
mostramde
o smbolo
e a tabela
FF S-R disparado
ocorre na entrada CLK.

O pequeno circulo e o pequeno tringulo na entrada CLK indicam que esse FF

O pequeno circulo
e o pequeno
tringulo
na entrada CLK
quede
esse
disparado
disparado
apenas
quando
a entrada
CLKindicam
muda
1FF
para
0. apenas quando a
entrada CLK muda de 1 para 0.

Circuito interno de um FF disparad

O circuito tem 3 sees:

Um
latch
NAND
formado pelas portas NAND n 3 e 4.
Circuito1.
interno
de um
FF disparado
porbsico
Borda
O circuito tem 3 sees:
1. Um latch
bsico formado
pelas portas NANDde
no 3pulsos
e 4.
2. NAND
Um circuito
direcionador
formado pelas portas NAN
2. Um circuito direcionador de pulsos formado pelas portas NAND no 1 e 2. 3. Um circuito detector de
borda. O
de borda
produz um pulso
e positivo (CLK*) que ocorre no instante da
3.circuito
Umdetector
circuito
detector
de estreito
borda.
transio ativa do pulso na entrada CLK. O circuito direcionador de pulsos direciona esse pulso estreito para
a entrada SET ou a entrada RESET do latch, de acordo com os nveis lgicos presentes em S e R.

O circuito dete
produz um pu
positivo (CLK
no instante
ativa do pulso
CLK. O circuito
de pulsos di
pulso estreito p
SET ou a entra
latch, de aco
nveis lgicos
S e R.

Funcionamento:
Considere por exemplo que S=1 e R=0, o sinal CLK* invertido na passagem pela NAND no 1, produzindo
um pulso de nvel BAIXO na entrada SET o qual resulta em Q = 1.
Com S=0 e R=1, o sinal de CLK* invertido na passagem pela NAND no 2, produzindo um pulso de nvel
BAIXO na entrada RESET do latch o qual resulta em Q = 0.

uzindo um pulso de nvel BAIXO na entrada RESET do latch o qual resulta

Q = 0.

Circuito interno de um direcionador de pulsos

A figura a esquerda mostra como o sinal CLK* gerado para FFs disparados
figura ade
esquerda
mostra
o sinal CLK*
gerado
FFs disparados
por borda
de subida. O
porAborda
subida.
O como
INVERSOR
produz
umpara
atraso
de alguns
nanosegundos
INVERSOR produz um atraso de alguns nanosegundos de forma que a transio CLK ocorra um pouco
de depois
formada que
a transio
CLKAND
ocorra
um
depois
danatransio
deALTO
CLK.porA
transio
de CLK. A porta
produz
um pouco
spike (pulso
estreito)
sada de nvel
porta
AND
produz
um spike
(pulso
estreito)
na sada
nvel
por apenas
apenas
alguns
nanosegundos
no intervalo
em que
CLK e CLK
esto emde
nvel
alto. ALTO
O resultado
um pulso
alguns
no
em
que CLK e CLK esto em nvel alto. O
estreitonanosegundos
em CLK*, que ocorre
na intervalo
borda de subida
de CLK.
resultado um pulso estreito em CLK*, que ocorre na borda de subida de
A figura a direita produz um sinal CLK* na borda de descida do sinal CLK para FFs que so disparados
CLK.
por borda negativa.

A figura a direita produz um sinal CLK* na borda de descida do sinal CLK

para FFs que so disparados por borda negativa.

As entradas J e K controlam o estado lgico de FF da mesma forma que fazem as entradas S e R com clock,
exceto por uma importante diferena: a condio em que J=K=1 no resulta em uma sada ambgua. Para
essa condio o FF sempre ir mudar para o estado lgico oposto no instante da borda de subida do sinal de
clock. Esse modo denominado modo de comutao (toggle mode).

condio o FF sempre ir mudar para o estado lgico oposto no instante da

borda de subida do sinal de clock. Esse modo denominado modo de
comutao (toggle mode).
O FF JK muito mais verstil que o FF SR por no apresentar estados
O FF JK muito mais verstil que o FF SR por no apresentar estados ambguos.
ambquos.

FF JK
Borda de subida.

FF JK
Borda de descida.

Flip-Flop JK com Clock

Flip-Flop JK com Clock
A operaodeAFF operao
JK com clock quede
responde
as bordasclock
de subidaque
ilustrada
pelas formas de
ondas
FF apenas
JK com
responde
apenas
abaixo.
bordas de subida ilustrada pelas formas de ondas abaixo.

Circuito Interno de um FF JK disparado por borda

Uma verso simplificada do circuito interno de um FF JK disparado por borda mostrada a seguir.

**A tabela verdade ao lado auxilia

no entendimento da operao do FF
K.

 Uma verso simplificada do circuito interno de um FF JK

disparado por borda mostrada a seguir.

Flip-Flop D com Clock

A diferena deste circuito para o do FF SR disparado por borda que as saidas Q e Q` so realimentados
o circuito direcionador
pulsos. Essa
realimentao
confere ao FF JKpor
a operacao
de comutacao
para
Apresenta
somente
entrada
dados
ferena
deste
circuitoadepara
odedo
FF D.
SRquedisparado
borda
que as
para a condicao em que J=K=1.
s Q eFlip-Flop
Q`
so
realimentados
para
o circuito
de pulsos.
A operao
do
FF D e bastante
simples:
a saidadirecionador
Q ira para o mesmo
estado Essa
D com
Clock
lgico
presente
entrada
quando
ocorrer
de
subida
do
Apresenta
somente
ana
entrada
de dados
D. A
do FFum
Dde
e borda
bastante
simples:
a saida
Qclock.
ira para
o
mentao
que
confere
ao
FFD JK
a operao
operacao
comutacao
para
a condicao
mesmo
estado
lgico
presente
na
entrada
D
quando
ocorrer
um
borda
de
subida
do
clock.
ue J=K=1.
As formas de ondas abaixo ilustram a operao descrita acima.
As formas de ondas abaixo ilustram a operao descrita acima.

oimportante
lembrar
quea saida
a saida
Q mudar
podede
mudar
estados
quando
bs.: importante
lembrar que
Q pode
estadosde
apenas
quandoapenas
ocorre uma
borda deocorre
subida
uma
borda
de subida
noefeito
clock.
D naodo tem
no clock.
A entrada
D nao tem
entre A
as entrada
bordas de descida
clock.efeito entre as bordas de
Um FF Ddo
disparado
descida
clock.por borda de descida opera da mesmo forma descrita anteriormente, exceto que a saida

Q assume o valor da entrada D quando ocorre uma borda de descida em CLK. O smbolo para o FF D
disparado por bordas negativas tem um pequeno circulo na entrada CLK.
Implementao de um FF D
Um FF D disparado por borda e facilmente implementado acrescentando um nico INVERSOR a um FF JK
ou a um FF SR.
A implentao pode ser visualizada na figura a seguir.

mplentao pode ser visualizada na figura a seguir.

Aplicao do Flip-Flop D com Clock
Transferncia de dados em paralelo
Na maioria das aplicaes com FF D, a sada Q tem de assumir os valores da sua entrada D apenas em
do aoFlip-Flop
D com Clo
instantes precisamente definidos. Um exemplo Aplicao
disso ilustrado na figura
lado.
A sadas X, Y e Z de um circuito lgico so transferidos para Q1, Q2 e Q3, respectivamente, no momento
da aplicao do pulso TRANFERNCIA nas entradas CLK que so comuns.
O objetivo de se realizar estas transferncia de ARMAZENAR o dados que podero ser
utilizados
Transferncia
posteriormente.

paral

Na maioria das
FF D, a sada Q t
os valores da s
apenas
em
precisamente
d
exemplo disso
figura ao lado.

A sadas X, Y
circuito lgico s
para
Q1,
Q
respectivamente,
da
aplicao
TRANFERNCIA
CLK que so com

O objetivo de s
transferncia d

o dados que
Entradas Assincronas
Para FF com clock que estudamos ate agora, as entrada S, R, J, K e D tem sido denominada
entradas deposterio
utilizados
controle. Essas entradas tambm sao denominadas entradas sincronas, porque seu efeito na saida do FF
sincronizado com a entrada de CLK.

as
da
m
eu
a

A maioria dos FFs com clock tambm tem uma ou mais entradas assncronas que operam
independentemente das entradas sincronas e da entrada de clock. Essas entradas assincronas podem ser
usadas para colocar o FF no estado 0 ou 1 em qualquer instante, independentemente das condies das
outras entradas.
As entrada assncronas so entradas de sobreposio, podem ser utilizadas para sobrepor todas as outras
entradas, de modo a colocar o FF em um determinado estado.
A figura ao lado mostra um FF JK com duas entradas assncronas denominadas PRESET` e CLEAR`. Essas
entradas sao ativas em nivel lgico BAIXO.

Entradas Assincronas PRESET` e CLEAR`

O funcionamento das entradas assincronas em um FF JK disparado por borda
de descida pode ser verificado e analisado atravs da tabela abaixo.

Lembrando que neste caso as entrada PRESET` e CLEAR` so ativas em

O funcionamento das entradas assincronas em um FF JK disparado por borda de descida pode ser verificado
lgico
baixo.
envel
analisado
atravs
da tabela abaixo.
Lembrando
neste
caso asde
entrada
PRESET`
e CLEAR`
ativas emprimeiro
nvel lgicoque
baixo.nos atentar
Ao mais
fazerque
aentradas
anlise
circuitos
deste
tiposotemos
uma ou
Ao fazer
anlise de circuitos
deste tipo temos
primeiro que nos atentar para as condies das entradas
para
as acondies
das entradas
assncornas.
assncronas. sincronas e
das entradas

s podem ser usadas para

m qualquer instante,
ntradas.

e sobreposio, podem
s entradas, de modo a

as entradas assncronas
das sao ativas em nivel

Verificar o exemplo 5.9 pags. 193 e 194 do livro Tocci vol 10.
Obs: alguns
FF possuem
apenas
umadoentrada
assncrona.
existem
Enunciado
do exemplo
5.9.FF JK, borda
de descida
clock, entradas
assincronas Tambm
ativas em BAIXO.

os FF cujas entradas assncronas so ativas em nvel lgico ALTO.

Enunciado do exemplo 5.9.

FF JK, borda de descida do clock, entradas assincronas ativas em BAIXO.

Entradas Assincronas

O quadro a seguir representa a resoluo do exemplo 5.9 do

livro Tocci vol 10.

O quadro a seguir representa a resoluo do exemplo 5.9 do livro Tocci vol 10.

Flip-Flop tipo T (Toggle - comutado)

Este flip-flop obtido a partir de um JK com as entradas J e K curto- circuitadas (uma ligada a outra), logo
quando J assumir valor 1, K tambm dever assumir valor 1, e quando J assumir valor 0, K tambm dever
assumir valor 0. Obviamente, no caso desta ligao, no iro ocorrer nunca entradas como: J=0 e K=1; J=1 e
K=0.
O flip-flop tipo T, no encontrado na srie de circuitos integrados comerciais, sendo na pratica montado a
partir de um JK conforme j visto. Sero muito utilizados em circuitos contadores assncronos.

O flip-flop tipo T, no encontrado na srie de circuitos integrados

comerciais, sendo na pratica montado a partir de um JK conforme j visto.
Sero muito utilizados em circuitos contadores assncronos.

FF disparados por bordas (com clock) so dispositivos versteis que pode ser usados em uma serie de
aplicaes como:
Sincronizao de Flip-Flops;
Detectar uma seqncia de entrada;
Armazenamento e transferncia de dados;
Registrador de deslocamento;
Diviso de freqncia e contagem;
Diviso de Freqncia e Contagem
Cada FF tem sua entrada J e K em nvel 1, para que ele mude de estado (comute) sempre que o sinal em sua
entrada de CLK for do nvel ALTO para BAIXO. Os pulso de CLK so aplicados apenas na entrada de CLK
do FF Q0. A sada de Q0 est conectada na entrada CLK do FF Q1, e a sada de Q1 est conectada na
entrada CLK do FF Q2.

Diviso de Freqncia e Contag

Cada FF te
J e K em
que ele mu
(comute) s
sinal em s
CLK for d
para BAIXO
CLK so ap
na entrada
Q0. A sad
conectada
CLK do FF
de Q1 est
entrada CLK

1. O FF comuta na borda de descida de cada pulso da entrada de clock. Assim, a forma de onda da sada Q0
tem uma freqncia que exatamente a metade da freqncia dos pulsos de clock (perodo dobrou).
2. O FF Q1 comuta de estado cada vez que a sada Q0 vai do nvel alto para o nvel baixo. A forma de onda
de Q1 tem uma freqncia exatamente igual a metade da frequencia da saida de Q0 e, portanto, um quarto da
frequencia do sinal de clock.
3. O FF Q2 comuta de estado cada vez que a sada Q1 vai do nvel ALTO para o nvel BAIXO. Assim, a
forma de onda de Q2 tem a metade da freqncia de Q1 e, portanto, um oitavo da freqncia de clock.
4. A saida de cada FF uma forma de onda quadrada.

3. O FF Q2 co
cada vez qu
do nvel ALT
BAIXO. Ass
onda de Q2
da freqn
portanto, u
freqncia d

4. A saida de
forma de on

Operao de contagem
Alm de funcionar como divisor de freqncia o circuito anterior tambm funciona como um contador
binrio. Observe a tabela abaixo e a comprove pelo circuito e pelo grfico.

mo um contador binrio. Observe a tabela abaixo e a comprove

e pelo grfico.

Circuitos Geradores de Clock

Para gerao de clock pode-se utilizar os circuitos conhecido como multivibrador astvel, ou seja,ele no
possui nenhum estado de sada estvel.
A sada desses circuitos comuta (oscila) entre dois estados instveis e so teis na gerao de clock para
circuitos sncronos.
Como exemplo pode-se citar:
Oscilador Schimitt-trigger.
Temporizador 555 usado como um multivibrador astvel.
Gerador e de clock a cristal.
Bibliografia:
Capuano, F. G., Idoeta, I. V. Elementos de eletrnica digital. Editora rica. 40a edio.