Sistemas Digitales

Sistemas digitales
Ejercicios resueltos y planteados
Mario Medina C.
Depto. Ing. Elctrica

Facultad de Ingeniera
Universidad de Concepcin
2014
ii
Prefacio
Esta es una coleccin de ejercicios de sistemas digitales que espero sea
de utilidad a aquellos alumnos empeados en desarrollar las habilidades
y competencias asociadas a esta materia. Muchos de ellos aparecen en los
textos enumerados en la bibliografa de este documento; otros han sido
creados por el autor para ser usados en tareas y exmenes.
Es mi opinin que la nica forma de aprender es haciendo. Se espera
que los ejercicios planteados sean desarrollados por Uds., los alumnos.
Por ello, en la mayora de stos, slo se indica la solucin final.
Agradezco la colaboracin de Jorge Salgado, quien aportara ejercicios
de su propia cosecha a este listado.
Estoy siempre dispuesto a responder consultas sobre estos ejercicios,
ya sea via correo electrnico o en persona. Asimismo, rogara me hicieran
llegar cualquier correccin o comentario a los ejercicios de este libro.
Asi que, buena suerte, y provecho!
Mario Medina C.
mariomedina@udec.cl
ndice general
1 Sistemas numricos
2 Cdigos
10
3 lgebra Booleana
16
4 Funciones Booleanas
22
5 Minimizacin de funciones mediante mapas de Karnaugh
28
6 Los mtodos de Quine-McCluskey y Petrick
36
7 Diseo de circuitos combinacionales
39
8 Bloques estandarizados
56
9 Circuitos secuenciales
77
10 Registros y contadores
79
11 Anlisis de circuitos secuenciales sincrnicos
85
12 Diseo de circuitos secuenciales sincrnicos
95
Bibliografa
100
iii
Captulo
Sistemas numricos
Conversin entre bases
1.1 Realice las siguientes conversiones:
a) 3957310 a base 2
f ) 370148 a base 2
b) 9928010 a base 8
g) 7928810 a base 16
c) 43.37510 a base 2
h) 202710 a base 8
d) 326218 a base 10
i) 1101101012 a base 8
e) AE4316 a base 8
j) 12202013 a base 10
Solucin
a) 10011010100101012
f ) 111110000011002
b) 3017208
g) 135B816
c) 101011.0112
h) 37538
d) 1371310
i) 6658
e) 1271038
j) 139610
1.2 Convierta los siguientes nmeros a octal y a hexadecimal

a) 111010110001.0112
b) 10110011101.1012
Captulo 1: Sistemas numricos
Solucin
a) 7261.38 y EB1.616
b) 2635.58 y 59D.A16
1.3 Convierta los siguientes nmeros a hexadecimal y luego a binario.

a) 757.2510
b) 123.1710
c) 356.8910
d) 1063.510
Solucin
a) 2F5.416 y 1011110101.01002
b) 7B.2B16 y 1111011.00101012
c) 164.E316 y 101100100.11100012
d) 427.816 y 10000100111.12
1.4 Convierta los siguientes nmeros decimales a octal y luego a binario.
63
a) 2983 64
b) 93.73
31
c) 1900 32
d) 109.30
Solucin
a) 5647.778 y 101110100111.1111112
b) 135.5658 y 1011101.10111012
c) 3554.768 y 11101101100.111112
d) 155.2318 y 1101101.01001102
1.5 A qu corresponde el nmero 242.2510 en base 2?
Solucin
11110010.012
1.6 A qu corresponde el nmero 4526.238 en decimal?
Solucin
4526.238 = 2390.2910
1.7 Convierta el nmero 3BA.2514 a base 6. Para mayor facilidad, realice las
operaciones aritmticas en base 10.
Solucin
El nmero 3BA.2514 es igual a 3252.16 .
1.8 Convierta el nmero 25749 a base 3.
Solucin
21221113
1.9 Deduzca un esquema para convertir directamente nmeros en base 3

a base 9. Utilice ahora el mtodo deducido para convertir el nmero
1110212.202113 a base 9.
Solucin
1425.6739
1.10 Convierta el nmero 7813.4059 a base 16. Considere que log 9/ log 16 =
0.792.
Solucin
El nmero 7813.4059 en base 16 es 1683.73816
1.11 Convierta el nmero decimal no entero 97.31510 a:
a) binario
b) octal
c) hexadecimal
Recuerde que log10 (10) = 1 y que log10 (2) = 0.301.
Solucin
a) La representacin binaria del nmero es: 1100001.01010000102
b) La representacin octal del nmero es: 141.24108
c) La representacin hexadecimal del nmero es: 61.50816
1.12 Hay evidencia histrica que, en algunas culturas, se ha utilizado la base
20 para representar nmeros. Entonces,
a) escriba los dgitos para un sistema base 20 usando una extensin
del mismo esquema de representacin de dgitos empleado para
hexadecimal
b) convierta 201010 a la base 20
c) convierta BCH .G20 al sistema decimal
Solucin
a) A continuacin, se muestra la equivalencia entre los valores en base
10 y la extensin pedida para base 20.
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19
0123456789 A B C D E F G H I J
b) 201010 = 50A20
c) BCH .G20 = 4657.810
1.13 Calcule el valor de la base x si se sabe de 123x = 1111001102 .

Solucin
La solucin x = 21 se puede derivar mediante inspeccin, o mediante la
solucin de una ecuacin de segundo grado.
1.14 Encuentre el valor de la base r en la expresin BEEr = 269910 .
Solucin
La solucin r = 15 puede ser derivada mediante inspeccin, o mediante
la solucin de una ecuacin de segundo grado.
1.15 Sea XY Z6 un nmero en base 6 formado por los dgitos X,, Y y Z, y
ZY X9 un numero en base 9 formado por los mismos dgitos en orden
inverso. Entonces, determine el valor de los dgitos X, Y y Z tal que
se cumpla la igualdad XY Z6 = ZY X9 . No considere la solucin trivial
X = Y = Z = 0.
Solucin
La nica combinacin que cumple con la igualdad es X = Y = 5, Z = 2.
Aritmtica en bases distintas a 10

1.16 Realice la siguiente multiplicacin 120113 10213 sin pasar a otras bases.
Solucin
El resultado de la multiplicacin en base 3 es 201110013
1.17 Un colega del Depto. Elctrico acaba de estar de cumpleaos. Le pregunt cuntos aos cumpla y me dijo XY aos, donde X e Y representan
2 dgitos diferentes. Al comentarle que me parecan pocos, me dijo En
realidad son YX, pero le cambi la base. Sabiendo que X = 3, indique
qu edades podra tener en realidad.
Solucin
El colega podra tener:
a) 43 aos, que en base 13 es 34
b) 53 aos, que en base 16 es 35
c) 63 aos, que en base 19 es 36
1.18 En Alicia en el Pas de las Maravillas, Lewis Carroll pone el siguiente
acertijo numrico en boca de Alicia:
Dios mo, qu rompecabezas! Voy a ver si s todas las cosas
que antes saba. Veamos: cuatro por cinco doce, y cuatro por
seis trece, y cuatro por siete...
Dios mo! As no llegar nunca a veinte!
Estas operaciones aritmticas tienen sentido si se consideran en bases

distintas a 10. Entonces, es verdad lo que dice Alicia? Llega en algn
momento a 20?
Solucin
No, Alicia nunca llega a 20.
1.19 Realice las siguientes sumas:
a) 100112 + 11012
c) 100112 + 11011012
b) 110100112 + 111011012
d) 1001112 + 1011012
Solucin
a) 1000002
c) 100000002
b) 1110000002
d) 10101002
1.20 Realice las siguientes operaciones:

a) 100112 AND 101012
e) 10110112 XOR 11011012
b) 110100112 OR 111011012
f ) 1001112 NEXOR 1011012
c) 10110112 AND 11011012
g) 110010112 XOR 010100112
d) 1001112 OR 1011012
h) 1110102 NEXOR 1001102
Solucin
a) 100012
c) 10010012
e) 01101102
g) 100110002
b) 111111112
d) 1011112
f ) 1101012
h) 1000112
1.21 Determine la incgnita X3 en la ecuacin 10100102 + X3 = 21024 .

Solucin
La incgnita es X3 = 21013
1.22 Calcule el valor de la base X tal que se cumpla 145X = 10100102 .
Solucin
La base X tiene el valor 7.
1.23 Calcule la incgnita X3 en la igualdad: 110110112 + X3 = 133124 .
Solucin
La incgnita X3 tiene el valor 11253 .
1.24 Sea X = 5338 , y Y = 2348 . Calcule X + Y , X Y , X Y y X/Y usando la

base octal. Calcule la divisin con a lo ms 2 cifras decimales.
Solucin
X + Y = 7678
X Y = 2778
X Y = 1515648
X/Y = 2.168
1.25 Sume, reste y multiplique los siguientes nmeros binarios
a) 11112 y 10102
b) 1101102 y 111012
c) 1001002 y 101102
Solucin
a) Suma: 110012 . Resta: 1012 . Multiplicacin: 100101102
b) Suma: 10100112 . Resta: 110012 . Multiplicacin: 110000111102
c) Suma: 1110102 . Resta: 11102 . Multiplicacin: 11000110002
1.26 El siguiente clculo ha sido realizado por una especie particular de aliengena que tiene r dedos en sus manos.
(35r + 24r ) 21r = 1501r
Cuntos dedos tiene el aliengena en cada mano?
Solucin
El aliengena tiene 4 dedos en cada mano. Por ello, realiza operaciones
en base 8.
Representacin mdulo-signo y complemento a 2

1.27 Indique qu representan las siguientes secuencias de bits como enteros
positivos en base 10, enteros con signo en base 10 y como caracteres
ASCII.
a) 11001012
e) 11111002
b) 00111012
f ) 10000012
c) 01100102
g) 11101012
d) 11011012
h) 11111112
Solucin
a) Entero positivo: 101. Entero con signo: 27. Caracter ASCII: e
b) Entero positivo: 29. Entero con signo: 29. Caracter ASCII: Group
Separator (GS)
c) Entero positivo: 50. Entero con signo: 50. Caracter ASCII: 2
d) Entero positivo: 109. Entero con signo: 19. Caracter ASCII: m
e) Entero positivo: 124. Entero con signo: 4. Caracter ASCII: |
f ) Entero positivo: 65. Entero con signo: 63. Caracter ASCII: A
g) Entero positivo: 117. Entero con signo: 11. Caracter ASCII: u
h) Entero positivo: 127. Entero con signo: 1. Caracter ASCII: DEL
1.28 Calcule el complemento a 2 de los siguientes nmeros binarios.
a) 1001012
e) 111112
b) 100111012
f ) 10000112
c) 1101100102
g) 1110012
d) 111012
h) 111111112
Solucin
a) 110112
e) 000012
b) 011000112
f ) 01111012
c) 0010011102
g) 0001112
d) 000112
h) 000000012
1.29 Un computador tiene una longitud de palabra de 8 bits (incluyendo el

signo). Si se utiliza el complemento a 2 para representar los nmeros
negativos, qu rango de enteros puede almacenarse en el computador?
Y si se utiliza el complemento a 1? (Exprese sus respuestas en decimal).
Solucin
Si se utiliza el complemento a 2, el rango de representacin de enteros
es de 128 a 127. Si se utiliza el complemento a 1, el rango de representacin es 127 a 127.
1.30 Realice las siguientes restas usando complemento a 2. Luego, verifique

sus resultados.
a) 100112 11012
c) 10010112 11011012
b) 110100112 111011012
d) 1001112 1011012
Solucin
a) 1102
c) 1000102
b) 110102
d) 1102
1.31 Realice las siguientes restas sumando el complemento. Indique cundo

se produce un rebalse. Suponga que los nmeros negativos estn representados en complemento a 2.
a)
11010
10100
b)
01011
11000
c)
10001
01010
d)
10101
11010
Solucin
a) Resultado es 1102 . Hay rebalse, as que el resultado es correcto
b) Resultado es 100112 . No hay rebalse, as que el resultado correcto
es 11012
c) Resultado es 1112 . Hay rebalse, as que el resultado es correcto
d) Resultado es 110112 . No hay rebalse, as qeu el resultado correcto
es 1012
1.32 Sume los siguientes nmeros en binario utilizando el complemento a 2
para representar los nmeros negativos y notacin mdulo-signo. Utilice una longitud de palabra de 6 bits, incluyendo el signo, e indique si se
produce un rebalse.
a) 21 + 11
d) (12) + 13
b) (14) + (32)
e) (11) + (21)
c) (25) + 18
f ) 31 + (8)
Solucin
a) El resultado correcto es 32, el cual no se puede representar en una
palabra de 6 bits. Hay un rebalse aritmtico.
b) El resultado correcto es 46, el cual no se puede representar en una
palabra de 6 bits. Hay un rebalse lgico.
c) El resultado correcto es 7. No hay rebalses.

d) El resultado correcto es 1. Hay rebalse aritmtico y rebalse lgico.
e) El resultado correcto es 32. Hay rebalse aritmtico y rebalse lgico.
f ) El resultado correcto es 23. Hay rebalse aritmtico y rebalse lgico.
1.33 Sean los siguientes dos nmeros con signo en base 10, 375 y 489.
a) Convierta ambos nmeros a base 2, y realice la resta en base 2 de
375 489.
b) Ahora convierta ambos nmeros a octal, y realice la misma resta
anterior, pero en base 8.
c) Utilice ahora complemento a 2 para representar los nmeros con
signo +375 y 489.
d) Realice ahora la suma de los nmeros anteriores en binario usando
complemento a 2.
Solucin
a) 37510 48910 = 1011101112 1111010012 = 0011100102
b) 37510 48910 = 5678 7518 = 1628
c) [01011101112 ] = 01011101112 , [1111010012 ] = 10000101112
d) 1011101112 1111010012 = 01011101112 +10000101112 = 11110001102
que es 11100102 = 11410
Captulo
Cdigos
Cdigos ponderados
2.1 Construya un cdigo ponderado BCD1523 para dgitos decimales. Si no
es posible hacerlo, explique porqu no. Si es posible, escriba el nmero
67310 en su cdigo.
Solucin
La siguiente tabla muestra una posible solucin. Siguiendo esta codificacin, el nmero 67310 se escribe 1100 0110 0001BCD1523 .
Dgito BCD1523
0
1
2
3
4
5
6
7
8
9
0000
1000
0010
0001
1001
0100
1100
0110
0101
1101
2.2 Construya una tabla para el cdigo ponderado BCD4321 y escriba el

nmero 915410 en ese cdigo.
Solucin
La siguiente tabla muestra una posible solucin. Siguiendo esta codificacin, el nmero 915410 se escribe 1110 0001 1001 0101BCD4321 .
10
Captulo 2: Cdigos
11
Dgito BCD4321
0
1
2
3
4
5
6
7
8
9
0000
0001
0010
0100
0101
1001
1010
1011
1101
1110
2.3 Es posible construir el cdigo ponderado BCD5311? Si es as, indique la

tabla correspondiente. Si no es posible, indique porqu.
Solucin
Si, es posible, y la siguiente tabla muestra una posible solucin.
Dgito BCD5311
0
1
2
3
4
5
6
7
8
9
0000
0001
0011
0100
0101
1000
1010
1011
1100
1110
2.4 Es posible construir el cdigo ponderado BCD6411? Si es as, indique la

tabla correspondiente. Si no es posible, indique porqu.
Solucin
No es posible, ya que el cdigo ponderado BCD6411 no puede representar los dgitos 3 9.
2.5 Construya un cdigo ponderado BCD7321 para base 12. Represente el
nmero B4A912 en dicho cdigo.
Solucin
La siguiente tabla muestra una posible solucin. Siguiendo esta codificacin, el nmero B4A912 se escribe 1101 0101 1100 1010BCD7321 .
Captulo 2: Cdigos
12
Dgito BCD7321
0
1
2
3
4
5
6
7
8
9
A
B
0000
0001
0010
0100
0101
0110
0111
1000
1001
1010
1100
1101
2.6 Genere un cdigo BCD5321 autocomplementado para base 12, y represente el nmero 13510 en su nuevo cdigo.
Solucin
La siguiente tabla muestra una posible solucin. El nmero 13510 en
base 12 equivale a B312 , el que, siguiendo esta codificacin, se escribe
como 1111 0011BCD5321 .
Dgito BCD5321
0
1
2
3
4
5
6
7
8
9
A
B
0000
0001
0010
0011
0101
0110
1001
1010
1100
1101
1110
1111
2.7 Un registro de 16 bits contiene la secuencia 0100100101010111. Despliegue el resultado de interpretar esta secuencia como
a) Nmeros BCD8421
b) Un nmero binario puro
c) Nmeros en cdigo Exceso-3
Captulo 2: Cdigos
13
d) Nmeros BCD2421
Solucin
a) BCD8421: 4957BCD8421
b) binario puro: 1877510
c) Exceso-3: 1624Exc3
d) BCD2421: 4357BCD2421
2.8 Codifique el nmero binario 1001110102 usando codificacin Gray.
Solucin
El nmero binario 1001110102 se escribe como 110100111Gray en cdigo Gray.
2.9 Un computador representa informacin utilizando grupos de 32 bits.
Indique el rango de los enteros sin signo que se pueden representar utilizando
a) cdigo binario
b) cdigo BCD2421
Cul rango es mayor?
Solucin
a) El rango de representacin para el cdigo binario es de 0 a 232 1,
es decir, 4, 294, 967, 296 enteros.
b) El rango de representacin para el cdigo BCD2421 es de 0 a 108 1,
o 99, 999, 999, es decir, 100, 000, 000 enteros.
2.10 Disee un cdigo BCD autocomplementado para representar dgitos en
base 14, que adems cumpla con la propiedad que la representaciones
de los dgitos menores a 7 comiencen todos con 0, y que los otros dgitos
comiencen con 1. Luego, utilice su cdigo para representar el equivalente al nmero 982610 en base 14.
Solucin
Existen dos cdigos BCD que cumplen con la condicin: BCD7321, y
BCD6421. Como 982610 = 381C14 , se tiene que en BCD7321 esto es
0100 1001 0001 1110, y en BCD6421 esto es 0011 1010 0001 1110.
2.11 Ud. desafa a un compaero a construir un cdigo BCD de 4 bits tal
que una de las ponderaciones de las columnas sea negativa. Despus de
pensarlo un poco, su compaero le propone el cdigo BCD 8 4 2 1.
a) Escriba la representacin de los dgitos del 0 al 9 en este cdigo.
Captulo 2: Cdigos
14
b) Es Ud. capaz de crear otro cdigo BCD tal que una de las ponderaciones sea negativa?
Solucin
a) La representacin de los dgitos del 0 al 9 en el cdigo BCD 8 4 2
1 se muestra en la siguiente tabla.
Dgito
0
1
2
3
4
5
6
7
8
9
8 4 2
0
0
0
0
0
0
1
1
1
1
0
1
0
1
0
1
0
1
0
1
0
0
1
1
1
1
0
0
0
0
0
0
1
1
0
0
1
1
0
0
b) Un ejemplo de otro cdigo BCD tal que una de las ponderaciones

es negativa es el cdigo BCD 7 4 2 1
Cdigos detectores y correctores de errores

2.12 En un computador se ha recibido la secuencia de bits 1011111, que representa un nmero codificado en Hamming(7, 4). Indique si ocurri un
error en la transmisin y, si es as, cul fue el nmero transmitido.
Solucin
Error en el bit 2. Dato transmitido: 11112
2.13 En un computador se ha recibido la secuencia de bits 0110010, que representa un nmero codificado en Hamming(7, 4). Indique si ocurri un
error en la transmisin y, si es as, cul fue el nmero transmitido.
Solucin
2.14 En un computador se ha recibido la secuencia de bits 011100001010
codificado usando codificacin Hamming. Indique si ocurri un error
en la transmisin y, si es as, cul fue el nmero transmitido.
Solucin
Captulo 2: Cdigos
15
2.15 En un cierto sistema digital, los nmero decimales 000 a 999 se representan en el cdigo Reflejado Exceso-3. Se incluye tambin un bit de
paridad impar como el bit menos significativo de cada nmero decimal.
Analice los grupos de bit siguientes e identifique el nmero recibido.
Identifique adems los errores detectados, si los hubiese.
a) 1010110011010
b) 0110111001000
c) 0111001111110
d) 0010010111011
Solucin
a) No tiene errores. Nmero recibido: 956
b) Error en la paridad
c) Error en el segundo dgito
d) No tiene errores. Nmero recibido: 036
2.16 Se le pide enviar el dato binario BCD 0011 mediante el sistema de codificacin Hamming.
a) Calcular los bits de validacin p4 , p2 y p1 .
b) Proporcione la palabra binaria que ser enviada desde el transmisor.
c) El receptor recibe el mensaje 1010011. Calcule los bits de comprobacin c4 , c2 y c1 .
d) Determine si hubo un error de transmisin. En caso positivo, corrija
el dato recibido.
Solucin
a) p1 p2 p4 = 100.
b) La palabra transmitida es 1000011.
c) c4 c2 c1 = 011
d) Hubo un error de transmisin en el bit 3, por lo que el mensaje
recibido se corrije a 1000011, y el dato recibido es 0011.
Captulo
lgebra Booleana
3.1 Demuestre que la operacin XOR, A B, tambin cumple con la propiedad asociativa.
Solucin Desarrollando ambos lados de la igualdad,
A (B C) = (A B) C
A (BC + B C) = (A B + AB ) C
A (BC + B C) + A(BC + B C ) = (A B + AB )C + (AB + A B )C
A BC + A B C + ABC + AB C = A BC + AB C + ABC + A B C
3.2 Demuestre que, para a, b, c {0, 1},
a) ab = ac no implica b = c.
b) Si ab = ac y a + b = a + c, entonces b = c.
Solucin
a) Sea a = 0, b = 0, c = 1. Entonces, es claro que ab = ac = 0, a pesar que
b , c.
b) Si a = 0, entonces a + b = a + c implica b = c. Si a = 1, ab = ac implica
b = c. Como esos son los nicos valores posibles de a, se demuestra
que si se cumplen ambas condiciones, entonces b = c.
3.3 Demuestre las siguientes equivalencias utilizando los postulados del lgebra Booleana, indicando en cada paso qu postulado se est aplicando.
a) a b + ab + a b = a + b
b) a + a(a b + b c) = a + b + c
c) (a b + c)(a + b)(b + ac) = a bc
d) ab + b c + a c = ab + a c
16
Captulo 3: lgebra Booleana
17
e) wxy + w x(yz + yz ) + x (zw + zy ) + z(x w + y x ) = xy + x z

f ) abc + bc d + a bd = abc + a bd
3.4 Dado que xy + x y = z, muestre que xz + x z = y.
Solucin
Desarrollando el lado derecho de la igualdad,
xz + x z = x(xy + x y) + x (xy + x y)
= x(xy + x y ) + x y
= xy + x y
xz + x z = y
3.5 Simplifique la expresin a+a b+a b c+a b c d+a b c d e algebraicamente,
indicando la propiedad aplicada en cada paso.
Solucin
La expresin simplificada es a + b + c + d + e.
3.6 La operacin est definida para los dos variables a y b como a b =
ab +a b . Suponiendo que c = (a b), indique cul de las siguientes identidades es vlida.
a) a = b c
b) a bc = 1
Solucin
Cabe hacer notar que la operacin a b = ab + a b es el complemento de
la operacin a b = a b + ab .
a) La identidad es vlida
a=bc
= bc + b c
= b(a b) + b (a b)
= b(ab + a b ) + b (ab + a b)
= ab + ab
=a
b) En este caso, se tiene que la identidad no es vlida.
a bc =
a b(ab + a b ) =
a ab =
a(ab) + a (a + b ) =
ab + a + a b =
b + a , 1
18
3.7 Verifique que, si ab + [b + b (a + bc)] = [a + a (ac + ab)](a + b ), entonces

a = b .
Solucin
ab + [b + b (a + bc)] = [a + a (ac + ab)](a + b )
ab + [b + a + bc] = [a + (ac + ab)](a + b )
ab + [a + b] = a(a + b )
ab + a b = a
b = a
3.8 Es vlida la siguiente ley distributiva? ABC = (AB)(AC). Demuestre
su respuesta.
Solucin
No, no es vlida porque el lado izquierdo de la ecuacin es equivalente
a A BC + AB + AC , y el lado derecho es equivalente a A BC + A B C
3.9 Simplifique la expresin P + PQR + QR
Solucin
La expresin simplificada equivalente es P + Q
3.10 Simplifique la expresin (A B )(CD B ) + ABCD para obtener una
suma de tres trminos.
Solucin
La expresin simplificada equivalente es AB C + AB D + BCD
3.11 Simplifique las siguientes expresiones, utilizando en cada caso slo uno
de los teoremas. Indique el teorema utilizado.
a) X Y Z + X Y Z
b) (AB + CD)(B E + CD)
c) ACF + ACF
d) a(c + db) + a
e) (AB + C + D)(A B + D)
Solucin
a) X Y Z + X Y Z = 1. Postulado 1.
b) (AB + CD)(B E + CD) = CD + AB E. Teorema 3.
c) ACF + ACF = AF . Teorema 5.
d) a(c + db) + a = a + c + bd. Teorema 4.
e) (AB + C + D)(A B + D) = A B + D. Teorema 1.
19
3.12 Demuestre algebraicamente las siguientes expresiones, indicando para

cada paso la propiedad utilizada.
a) (X + Y )(X Z) + (X + Y )(X Z) = (X Y ) + Z
b) (W + X + Y )(W + X + Y )(W + Y + Z) = X Y + W X + XY Z + W Y Z
c) ABC + A C D + A BD + ACD = (A + C)(A + D )(B + C + D)
3.13 Utilice los teoremas del lgebra Booleana para demostrar la siguiente
igualdad:
(abd + a b + b d + c )(c + ab + bd) = b(a + c)(a + c ) + d(b + c)
3.14 Usando una tabla de verdad, muestre que F1 (x, y, z, w) = w z + w xy +
wx z + wxyz es equivalente a F2 (x, y, z, w) = w z + xyz + wx y z + wyz.
Solucin
xyzw
w z
w xy
wx z
wxyz
xyz
wx y z
wyz
F1
F2
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
1
0
0
0
1
0
0
0
1
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
1
0
0
0
0
1
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
0
1
0
1
1
1
0
0
1
1
0
0
1
1
0
0
0
1
0
1
1
3.15 Simplifique cada una de las siguientes expresiones utilizando principalmente el teorema del consenso o su dual.
a) BC D + ABC + AC D + AB D + A BD
b) W Y + W Y Z + XY Z + W X Y
c) (B + C + D)(A + B + C)(A + C + D)(B + C + D )
d) W XY + W XZ + W Y Z + W Z
e) A BC + BC D + A CD + B CD + A BD
f ) (A + B + C)(B + C + D)(A + B + D)(A + B + D )
20
Solucin
a) BC D + ABC + AC D + AB D + A BD = A BD + ABC + AB D
b) W Y + W Y Z + XY Z + W X Y = W Y + XY Z + W X Y
c) (B + C + D)(A + B + C)(A + C + D)(B + C + D ) = (A + B + C)(A + C +
D)(B + C + D )
d) W XY + W XZ + W Y Z + W Z = W XY + W Y Z + W Z
e) A BC + BC D + A CD + B CD + A BD = BC D + B CD + A BD
f ) (A + B + C)(B + C + D)(A + B + D)(A + B + D ) = (B + C + D)(A + B +
D)(A + B + D )
3.16 Simplifique algebraicamente la expresin F(A, B, C, D) = BC D +BC D +
A C D + BCD + A B CD .
Solucin
La expresin simplificada es F(A, B, C, D) = BC + BD + A D
3.17 Aplicando las leyes de De Morgan, obtenga una expresin simplificada
para las siguientes funciones:
a) G = (xy + xz) (x + yz)

b) F = (x + y)(xy + z)
Solucin
a) G = x + y + z
b) F = y + z
3.18 Demuestre algebraicamente las siguientes igualdades.
a) x y z = x y z
b) x y z + x yt + xyz + xy t = y z t + x z t + yzt + xzt
Solucin
a) Desarrollando ambos lados de la igualdad, se tiene
x y z = x y z
(x y + xy ) z = (xy + x y) z
x yz + xy z + xyz + x y z = xyz + x y z + xy z + x yz
21
b) Desarrollando el lado izquierdo de la igualdad, se tiene que ste

puede convertirse en la expresin del lado derecho de la igualdad.
x y z + x yt + xyz + xy t =
x y z (t + t ) + x y(z + z )t + xyz(t + t ) + xy (z + z )t =
x y z t + x y z t + x yzt + x yz t + xyzt + xyzt
+xy zt + xy z t =
(x + x )y z t + x (y + y )z t + (x + x )yzt + x(y + y )zt =
y z t + x zt + yzt + xzt =
3.19 Muestre, usando lgebra Booleana, si acaso la operacin A NAND B =
(AB) es o no asociativa.
Solucin
Para ver si la operacin A NAND B = (AB) es o no asociativa, debemos verificar si (A NAND B) NAND C = A NAND (B NAND C). Desarrollando ambas expresiones, se tiene:
(A NAND B) NAND C
((AB) C)
AB + C
A NAND (B NAND C)
(A(BC) )
, A + BC
Por lo tanto, la operacin NAND no es asociativa.

3.20 Simplifique, usando los lemas y teoremas del lgebra binaria, las siguientes expresiones:
a) abc d + ab c + bc d + ab c + acd + a bcd
b) (((a + b + a c )c + d) + ab)
c) xzy + xz w + yz w + x y z + xy z w + yz x
Solucin
a) ab + bd
b) a d + b d + ab c + a bc
c) xy + z w + y z
Captulo
Funciones Booleanas
4.1 Escriba una ecuacin que represente el siguiente enunciado:
El indicador de rebalse R se enciende s y slo si la descarga
D es negativa, el controlador est encendido y el indicador de
nivel est activado, o si la descarga es positiva, el controlador
est apagado y el indicador de nivel est desactivado.
Solucin
R = DCN
+ C N D
4.2 Represente cada una de las siguientes proposiciones como una expresin booleana
a) La caja fuerte de la empresa slo debe abrirse cuando el jefe est
en la oficina o cuando el contador est en la oficina, y slo dentro
del horario comercial y slo cuando el guardia de seguridad est
presente.
b) Debo ponerme botas si est lloviendo e ir a almorzar al casino o si
mi mam me lo dice.
c) Debe rerse de los chistes del profesor si stos son divertidos, de
buen gusto y no son ofensivos para otros, o si el profesor cuenta el
chiste en clases (independientemente de si es divertido y de buen
gusto) y no es ofensivo para los dems.
d) La puerta del ascensor debe estar abierta si el ascensor est parado,
se encuentra al nivel del piso y el temporizador del ascensor an no
ha terminado, o si el ascensor est detenido, se encuentra al nivel
del piso y alguien presion el botn de Abrir.
4.3 Desarrolle y simplifique para obtener una suma de productos.
a) (A + B)(C + B)(D + B)(AC D + E)
22
Captulo 4: Funciones Booleanas
23
b) (A + B + C )(A + C + D)(B + D )
Solucin
a) AC D + BE
b) A B + A D + B C + C D
4.4 Descomponga cada una de las siguientes expresiones en factores para
obtener un producto de sumas.
a) AB + C D
b) W X + W Y X + ZY X
c) A BC + EF + DEF
d) XY Z + W Z + XQ Z
e) ACD + C D + A C
f ) A + BC + DE
Solucin
a) (A + C )(B + C )(A + D )(B + D )
b) (W + Z)(W + Y )X
c) (A + E)(B + E)(C + E)(A + D + F)(B + D + F)(C + D + F)
d) Z(W + X)(Q + W + Y )
e) (C + D )(A + D )
f ) (A + B + D)(A + C + D)(A + B + E)(A + C + E)
4.5 Reduzca la siguiente funcin a una suma mnima de productos, donde
es la operacin XOR, y es la operacin NEXOR.
F = W XY + (W Y X) + (Y W Z)
Solucin
Y +W
X + XY
+ Y Z
F = W X + W Y + W
4.6 Para cada una de las siguientes expresiones, obtenga un producto de
sumas.
a) H I + JK
b) ABC + A B C + CD
c) AB + ACD + ADE
d) AB C + B CD + EF
e) W X Y + W X + W Y
f ) AB + (CD + E)
24
Solucin
Los productos de sumas pedidos son:
a) (H + J)(H + K)(I + J)(I + K)
b) C(A + B + D)(A + B + D)
c) A(B + D)(B + C + E )
d) (B + E)(C + E)(A + D + E)(B + F )(C + F )(A + D + F )
e) Y (X + W )
f ) (A + C + E)(A + D + E)(B + C + E)(B + D + E)
4.7 Reduzca las siguientes funciones a su forma mnima de suma de productos:
a) F(A, B, C, D) = ABC[AC + BC(AC)] + (A + C )(AC + B C )
b) F(A, B, C, D) = A B C + (A + B + C ) + A B C D
Solucin
Las sumas de productos equivalentes son
a) F(A, B, C, D) = B C + A C + BC
b) F(A, B, C, D) = A C + AB D
4.8 Use lgebra booleana para convertir la ecuacin F(x, y, z, t) = x y z t
a la forma cannica de suma de productos.
Solucin
F(x, y, z, t) =
m(1, 2, 4, 7, 8, 11, 13, 14)

P
4.9 Dada la funcin F(A, B, C, D) = m(0, 1, 2, 6, 7, 14, 15).
a) Halle la expresin en trminos producto de F.
b) Halle la expresin en trminos suma de F.
Solucin
a) A B C D + A B C D + A B CD + A BCD + A BCD + ABCD + ABCD
b) (A +B +C +D )(A +B +C +D)(A +B +C +D )(A +B +C +D)(A +B +
C +D )(A +B+C +D)(A +B+C +D )(A +B +C +D)(A +B +C +D )
4.10 Sea la funcin f (a, b, c, d, e, f , g, h) = ab cd e+acd+acf gh +abcd e+acd e+
e h . Utilizando slo los lemas y teoremas del lgebra Booleana, convierta esta funcin a:
a) su forma mnima de suma de productos
b) su forma mnima de producto de sumas
25
Solucin
a) suma de productos: f (a, b, c, d, e, f , g, h) = ace + acd + e h
b) producto de sumas: f (a, b, c, d, e, f , g, h) = (a + e )(a + h )(c + e )(c +
h )(d + e + h )
4.11 Un circuito combinacional tiene cuatro entradas A, B, C, D y cuatro salidas, W , X, Y , Z. La salida representa un nmero en cdigo Exceso-3 cuyo
valor es igual al nmero de unos presentes en la entrada. Por ejemplo, si
ABCD = 1101, entonces la salida debe ser W XY Z = 0110.
a) Halle las expansiones en trminos producto para X, Y y Z. Encuentre luego expresiones reducidas en forma de suma de productos
para X, Y y Z.
b) Halle las expansiones en trminos suma para X, Y y Z. Encuentre
luego expresiones reducidas en forma de producto de sumas para
X, Y y Z.
Solucin
a)
X=
m(1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15)
Y=
m(0, 7, 11, 13, 14, 15)
Z=
m(0, 3, 5, 6, 9, 10, 12, 15)
X = A+B+C +D
Y = A B C D + ABD + ABC + ACD + BCD
Z = A B C D + A B CD + A BC D + A BCD + ABC D
+ ABCD + AB C D + AB CD
b)
X = M (0)
Y = M (1, 2, 3, 4, 5, 6, 8, 9, 10, 12)
Z = M (1, 2, 4, 7, 8, 11, 13, 14)
X = (A + B + C + D)
Y = (A + C + D)(B + C + D )(B + C + D)(A + B + D)(A + B + C)
(A + B + D )
Z = (A + B + C + D )(A + B + C + D)(A + B + C + D)
(A + B + C + D)(A + B + C + D )(A + B + C + D )
(A + B + C + D )(A + B + C + D)
26
P
4.12 Sea la funcin f (w, x, y, z) = m(0, 8, 13, 14, 15). Un compaero suyo insiste que esta funcin puede escribirse como una combinacin de una
funcin g() de 2 variables y una funcin h() de 3 variables, de la forma h(g(y, z), w, x). Indique si esto es as, y en caso positivo, escriba las
ecuaciones para g() y h().
Solucin
Hay dos posibles soluciones:
+ wxg
a) g(y, z) = yz y h(g, w, x) = xg
b) g(y, z) = y + z y h(g, w, x) = xg + wxg
4.13 Sea la expresin de 4 variables x1 x3 + x1 x3 x4 + x1 x3 x4 + x1 x2 x3 x4 . Sean
adems los siguientes costos:
realizar la suma exclusiva de 2 expresiones Booleanas cuesta 90
pesos
realizar el producto de 2 expresiones Booleanas cuesta 30 pesos
realizar la suma de 2 expresiones Booleanas cuesta 10 pesos
obtener el complemento de una expresin Booleana cuesta 5 pesos
Determine algebraicamente una expresin equivalente que minimice el
costo de su realizacin.
Solucin
Una realizacin mnima en forma de suma de productos es: x1 x3 +x1 x3 +
x4 . Implementar esta expresin tiene un costo de 90 pesos. Alternativamente, implementar el producto de sumas equivalente (x1 + x3 + x4 )(x1 +
x3 + x4 ) tiene un costo de 80 pesos. Mejor an, la expresin equivalente
(x1 + x3 )(x1 + x3 ) + x4 tiene un costo de 70 pesos. Asimismo, la expresin
((x1 + x3 ) + (x1 + x3 ) ) + x4 ) tiene un costo de slo 65 pesos, al eliminar completamente las operaciones producto. Finalmente, la expresin
(x1 + x3 ) + (x1 + x3 ) + x4 ) tiene un costo de slo 60 pesos.
4.14 Un circuito combinacional tiene cuatro entradas A, B, C, D y cuatro salidas, W , X, Y , Z. La salida representa un nmero en cdigo Reflejado
Exceso-3 cuyo valor es igual al nmero de bits iguales a 0 presentes en
la entrada. Por ejemplo, si ABCD = 1001, entonces la salida debe ser
W XY Z = 0111.
a) Muestre las 4 entradas y las 4 salidas en una tabla de verdad.
b) Escriba expresiones cannicas abreviadas como sumas de minitrminos para las salidas X, Y y Z.
c) Halle expresiones mnimas como producto de sumas para X, Y y
Z.

Solucin
a)
ABCD
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
bits en 0 W XY Z
4
3
3
2
3
2
2
1
3
2
2
1
2
1
1
0
0100
0101
0101
0111
0101
0111
0111
0110
0101
0111
0111
0110
0111
0110
0110
0010
b)
W (A, B, C, D) = 0
X
X(A, B, C, D) =
m(0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14)
X
Y (A, B, C, D) =
m(3, 5, 6, 7, 9, 10, 11, 12, 13, 14, 15)
X
Z(A, B, C, D) =
m(1, 2, 3, 4, 5, 6, 8, 9, 10, 12)
c)
W (A, B, C, D) = 0
X(A, B, C, D) = (A + B + C + D )
Y (A, B, C, D) = (B + C + D)(A + C + D)(A + B + C)(A + B + D)
Z(A, B, C, D) = (A + B + C + D)(A + B + D )(A + B + C )
(A + C + D )(B + C + D )
27
Captulo
Minimizacin de funciones
mediante mapas de Karnaugh
5.1 Escriba la suma mnima de productos para cada una de las siguientes
funciones utilizando un mapa de Karnaugh.
a) f 1 (a, b, c) = m0 + m2 + m5 + m6
P
b) f 2 (d, e, f ) = m(0, 1, 2, 4)
c) f 3 (r, s, t) = r t + rs + rs
d) f 4 (x, y, z) = M 0 M 5
Solucin
+ bc + abc
a) f 1 (a, b, c) = ac
b) f 2 (d, e, f ) = d e + e f + d f
c) f 3 (r, s, t) = r + t
d) f 4 (x, y, z) = y + xz + x z
5.2 Represente la funcin F(A, B, C, D) = A B +CD +ABC+A B CD +ABCD
en un mapa de Karnaugh. Halle la suma mnima de productos para F y
F.
Solucin
a) F(A, B, C, D) = A B + CD + ABC
b) F(A, B, C, D) = A BD + AB D + BD + AD
B C)
+ CD,
5.3 Dada la funcin F(A, B, C, D) = AB D + A(
a) Exprsela como una sumatoria de minitrminos.
b) Encuentre una expresin mnima como producto de sumas utilizando un mapa de Karnaugh.
28
Captulo 5: Minimizacin de funciones mediante mapas de

Karnaugh
29
Solucin
a) F(A, B, C, D) =
M (2, 3, 4, 5, 6, 7, 8, 10, 15)
b) F(A, B, C, D) = (A + B + C)(A + B + D)(A + C + D)

P
5.4 Para las siguientes funciones Booleanas P(A, B, C, D) = m(0, 2, 4, 7, 8, 10)
y Q(A, B, C, D) = ABD + B C D, use mapas de Karnaugh para encontrar

la funcin R = P Q en forma de producto de sumas.
Solucin
A + B + D)(A + B + C + D)
R(A, B, C, D) = (B + C + D)(
5.5 Un circuito combinacional recibe como argumento un nmero en cdigo
binario BCD2421, y genera una salida z que toma valor 1 si las entradas
x3 x2 x1 x0 contienen un nmero vlido.
a) Represente la salida z en un mapa de Karnaugh.
b) Identifique los implicantes primarios esenciales y no esenciales.
c) Escriba una ecuacin mnima SoP para la salida z.
Solucin
a) El mapa de Karnaugh de la salida z es
x3 x2
00 01
11
10
00
01
11
10
x1 x0
b) Implicantes primarios esenciales: x3 x2 y x3 x2 .

Implicantes primarios no esenciales: x3 x1 x0 , x2 x1 x0 , x2 x1 x0 , x3 x1 x0
c) Una ecuacin mnima para la salida es z = x3 x2 + x3 x2 + x3 x1 x0 +
x3 x1 x0
5.6 P
Use mapas de Karnaugh para simplificar la siguiente funcin, donde
d() indica los minitrminos superfluos.
X
F(A, B, C, D, E) =
m(0, 7, 11, 13, 14, 15, 16, 23, 28, 29, 30, 31)
X
+
d(1, 2, 8, 9, 17, 19, 25)

Karnaugh
30
Solucin
F(A, B, C, D, E) = ABC + CDE + B C D + A BE + BCD
5.7 Encuentre una suma mnima de productos para la siguiente funcin.
f (a, b, c, d) = M (5, 7, 13, 14, 15) D(1, 2, 3, 9)
Solucin
f (a, b, c, d) = (b + d )(a + b + c )
5.8 La siguiente figura presenta un mapa de Karnaugh de 5 variables. Encuentre una expresin mnima de suma de productos para esta funcin.
cde
ab
000 001
011
010
110
111
101
100
00
01
11
10
Solucin
f (a, b, c, d, e) = a e + abe + cd e + abcd
5.9 El cdigo reflejado exceso 3 es un cdigo adyacente simtrico. Se desea disear un circuito digital que reciba como entrada un dgito X = x3 x2 x1 x0
en cdigo reflejado exceso 3, y que entregue como salida otro dgito
Y = y3 y2 y1 y0 , tal que Y sea el equivalente en cdigo BCD8421 de X.
Escriba los mapas de Karnaugh para las 4 variables y3 y2 y1 y0 , y muestre
las ecuaciones mnimas como productos de sumas para cada una.
Solucin
Los mapas de Karnaugh pedidos se muestran a continuacin.

Karnaugh
x3 x2
x1 x0
00 01
x3 x2
11 10
x1 x0
00 01
11 10
00
00
01
01
11
11
10
10
x1 x0
y3
y2
x3 x2
x3 x2
00 01
11 10
x1 x0
00 01
11 10
00
00
01
01
11
11
10
10
y1
31
y0
Entonces, las ecuaciones para las variables de salida son:

y3 = x3 x1 x0
y2 = (x1 + x0 )(x3 + x0 )
y1 = x0
y0 = (x3 + x1 + x0 )(x3 + x1 + x0 )(x3 + x1 + x0 )(x3 + x2 + x1 + x0 )(x3 + x2 )
5.10 Un codificador de posicin de un eje proporciona una seal de 4 bits

que indica la posicin del eje en incrementos de 30 grados, utilizando el
cdigo de la tabla adjunta. Disee un circuito lgico que indique en qu
cuadrante se encuentra el eje, usando dos bits llamados N / S y O/ E para
indicar Norte/Sur y Oeste/Este, respectivamente.

Karnaugh
Cuadrante
Posicin
x3 x2 x1 x0
Noreste
0 300
0011
Noreste
30 600
0010
Noreste
60 900
0110
Noroeste
90 1200
0111
Noroeste
120 1500
0101
Noroeste
150 1800
0100
Suroeste
180 2100
1100
Suroeste
210 2400
1101
Suroeste
240 2700
1111
Sureste
270 3000
1110
Sureste
300 3300
1010
Sureste
330 3600
1011
32
Solucin
N / S = x3
O/ E = x1 + x2 x0
5.11 Utilice el mtodo de minimizacin de Karnaugh para obtener una expresin simplificada para la funcin
X
X
f (A, B, C, D) =
m(0, 1, 2, 3, 4, 6, 12) +
d(5, 10, 11, 13)
en la forma de:
a) suma de productos
b) producto de sumas
Solucin
a) suma de productos: F(A, B, C, D) = A B + A D + BC
B + D)
b) producto de sumas: F(A, B, C, D) = (A + B)(A + C)(

Karnaugh
33
5.12 Un circuito posee dos entradas, X e Y , donde cada una de ellas corresponde a un nmero binario de 2 bits, de la forma X = x1 x0 , e Y = y1 y0 .
La salida Z del circuito es 1 si el valor absoluto de la diferencia entre X
e Y es menor o igual a 1. Es decir, Z = 1 si y slo si |X Y | 1.
a) Represente la salida Z en un mapa de Karnaugh.
b) Identifique los implicantes primarios esenciales y no esenciales.
c) Escriba una ecuacin mnima de suma de productos para la salida
Z que utilice el mnimo nmero de variables complementadas.
Solucin
a) El mapa de Karnaugh de la salida Z es
x1 x0
y1 y0
00
01 11
10
00
01
11
10
b) Los implicantes primarios esenciales son: x1 y1 y x1 y1 , y los implicantes primarios no esenciales son: x1 x0 y0 , x1 x0 y0 , x0 y1 y0 , x0 y1 y0
c) La ecuacin mnima de suma de productos pedida es z = x1 y1 +
x1 y1 + x1 x0 y0 + x0 y1 y0
5.13 La siguiente figura presenta un mapa de Karnaugh de 5 variables. Encuentre una expresin mnima de producto de sumas para la funcin F
representada en este mapa.
cde
ab
000 001
011
010
110
111
101
100
00
01
11
10

Karnaugh
34
Solucin
Una posible solucin es
F = (a+b +e)(a +c +d+e )(a+b +c+d)(b+d +e)(a +b+e )(b+c +e )(b +c+d+e)
5.14 Dada la funcin Booleana F(A, B, C, D) =
P
m(0, 1, 3, 5, 6, 8, 14)+ d(2, 4, 13),
a) Represente esta funcin en un mapa de Karnaugh

b) Obtenga una expresin mnima como suma de productos
c) Indique qu valores asign a los minitrminos redundantes
Solucin
a) Su representacin en un mapa de Karnaugh es:
AB
CD
00 01
11 10
00
01
11
10
b) Su expresin mnima como suma de productos es F(A, B, C, D) =

A B + A C + BCD + B C D .
c) Las agrupaciones realizadas asignaron un valor 1 a los minitrminos 2 y 4, y un valor 0 al minitrmino 13.
5.15 Encuentre una expresin mnima en forma de suma de productos para la funcin f usando el mapa de Karnaugh. Indique los implicantes
primarios esenciales, si los hay:
X
f (a, b, c, d, e) =
m(1, 3, 5, 8, 9, 15, 16, 20, 21, 23, 27, 28, 31)
Solucin
Los implicantes primarios esenciales son: a b c e, abde, acd e , ab d e ,
bcde, a bc d .
La suma de productos mnima puede escribirse de tres formas, que requieren el mismo nmero de trminos productos y de literales.
f (a, b, c, d, e) = a b c e + abde + acd e + ab d e + bcde + a bc d + ab ce + a b d e
= a b c e + abde + acd e + ab d e + bcde + a bc d + ab ce + b cd e
= a b c e + abde + acd e + ab d e + bcde + a bc d + acde + b cd e

Karnaugh
35
5.16 Sea la funcin

X
X
F(A, B, C, D, E) =
m(0, 1, 2, 3, 4, 5, 12, 13, 16, 21, 23, 25, 29)+
d(7, 17, 18, 19, 20, 28)
Utilice mapas de Karnaugh para minimizar esta funcin como
a) suma de productos, y
b) productos de sumas
Solucin
El mapa de Karnaugh para esta funcin es
BC
BC
DE
00
01 11
10 DE
00 01
11 10
00
00
01
01
11
11
10
10
a) La forma mnima de suma de productos es B C + CD + AD E + B E

b) La forma mnima como producto de sumas es (A + B + C)(B +
D )(C + D + E)(B + C + E)
Captulo
Minimizacin de funciones
mediante los mtodos de
Quine-McCluskey y Petrick
6.1 Halle una expresin en
P forma de suma de productos mnima para la
funcin
F(a,
b,
c,
d,
e)
=
m(0, 2, 6, 7, 8, 10, 11, 12, 13, 14, 16, 18, 19, 29, 30)+
P
d(4, 9, 21) utilizando el mtodo de Quine-McCluskey.
Solucin
Una expresin mnima en forma de suma de productos es F(a, b, c, d, e) =

a e + a bc + b c e + bcd e + bcde + ab c d + a b cd.
6.2 P
Halle todos los implicantes
primos de la funcin F(x, y, z, t) dada por
P
m(7, 12, 14, 15)+ d(1, 3, 5, 8, 10, 11, 13) utilizando el mtodo de QuineMcCluskey, y adems encuentre todas las soluciones mnimas utilizando
el mtodo de Petrick.
Solucin
Los implicantes primos son x t, xt , zt, yt, xz e xy. En este caso, no hay
implicantes primos esenciales. El mtodo de Petrick entrega 6 soluciones, de las cuales y(x + t) es mnima en trminos de las compuertas bsicas a utilizar.
6.3 Utilice el mtodo de Quine-McCluskey para determinar los implicantes
primos
e implicantes
P
P primos esenciales para la funcin f (A, B, C, D) =
m(9, 12, 13, 15) + d(1, 4, 5, 7, 8, 11, 14). Luego, utilice el mtodo de Petrick para encontrar todas las soluciones mnimas.
Solucin
Los implicantes primos son C D, BC , AC , BD, AD, AB. En este caso,
no hay implicantes primos esenciales. El mtodo de Petrick entrega 7
soluciones, de las cuales A(C + D), A(B + C ) y A(B + D) son mnimas en
trminos de las compuertas bsicas a utilizar.
36
Captulo 6: Los mtodos de Quine-McCluskey y Petrick
37
P
P
6.4 Minimice la funcin F(a, b, c, d) = m(0, 2, 6, 8, 9, 10, 12)+ d(5, 7, 14) utilizando el mtodo de Quine-McCluskey, identificando los implicantes
primarios e implicantes primarios esenciales.
Solucin
Los implicantes primos son b d , cd , ad , a bc, ab c y a bd. Los implicantes primos esenciales son ab c , b d y ad . La forma mnima es, entonces,
F(a, b, c, d) = ab c + b d + ad + cd .
6.5 Minimice la funcin f (A, B, C, D) = M (0, 1, 4, 5, 6, 8, 10, 13, 15) d(2, 7, 9)
como suma de productos usando el mtodo de Quine-McCluskey. Luego, utilice el mtodo de Petrick para escoger una solucin mnima.
Solucin
Los implicantes primos son ABD , AB D, B CD, A CD y A B C. El implicante primo ABD es esencial. El mtodo de Petrick encuentra 3 posibles
soluciones, de las cuales la solucin mnima es f (A, B, C, D) = ABD +
B CD.
P
P
6.6 Dada la funcin F(X, Y , Z, T) = m(1, 7, 10, 11, 13) + d(5, 8, 15), utilice el mtodo de minimizacin de Quine-McCluskey para identificar los
implicantes primos esenciales y no-esenciales, y el mtodo de Petrick
para encontrar todas las soluciones mnimas en la forma de suma de
productos.
Solucin
Los implicantes primos esenciales son Y T y X Z T. Los implicantes primarios no esenciales son XY T , XY Z y XZT. Mediante el mtodo de
Petrick, se puede determinar que la solucin mnima es Y T + X Z T +
XY Z.
P
P
6.7 Sea la funcin F(x, y, z, t) = m(0, 5, 7, 8, 9, 14, 15) + d(1, 6, 11). Identifique los implicantes primos esenciales y no esenciales usando el mtodo
de Quine-McCluskey y encuentre todas las expresines de suma de productos mnimas utilizando este mtodo.
Solucin
Los implicantes primos esenciales son yz y y z . Los implicantes primarios no esenciales son x z t, x yt, xy t y xzt. Existen dos formas mnimas
de suma de productos: yz + y z + x z t y yz + y z + x yt. Ambas formas
son la suma de 3 productos, y usan 7 literales.
6.8 Se desea construir un circuito que calcule un bit de paridad par para
el cdigo BCD8421. Este circuito tiene, entonces, 4 entradas y 1 salida. Disee este circuito como una red AND-OR de dos niveles mnima
utilizando el mtodo de Quine-McCluskey. No olvide considerar los trminos redundantes. Indique todos los implicantes primarios esenciales
y no-esenciales, e escriba la funcin mnima.
Captulo 6: Los mtodos de Quine-McCluskey y Petrick
38
Solucin
La funcin
P paridad paraPel cdigo BCD8421 corresponde a los minitrminos m(1, 2, 4, 7, 8) + d(10, 11, 12, 13, 14, 15). La aplicacin del mtodo de Quine-McCluskey muestra que existen 7 implicantes primarios:
A B C D, BCD, AD , B CD , BC D , AC, AB de los cuales los 5 primeros
son implicantes primarios esenciales. Una funcin mnima AND-OR de
dos niveles es A B C D + BCD + AD + B CD + BC D .
P
P
6.9 Dada la funcin F(A, B, C, D) = m(0, 2, 4, 6, 8, 10, 12) + d(1, 3, 5, 7), utilice el mtodo de Quine-McCluskey para determinar
a) los implicantes primos,
b) los implicantes primos esenciales,
c) y la funcin mnima resultante.
Solucin
Aplicando el mtodo de Quine-McCluskey al problema, se obtiene que
a) los implicantes primos son A , B D , C D ,
b) los implicantes primos esenciales son A , B D , C D , y que
c) la funcin mnima resultante es A + B D + C D .
Captulo
Diseo de circuitos
combinacionales
Circuitos con compuertas lgicas estndar
7.1 Toda funcin puede implementarse ya sea en su forma directa o en su
forma inversa, con una compuerta NOT aadida a la seal de salida. Suponga que el costo de un circuito es proporcional slo al nmero y tipo
de las compuertas AND y OR que lo implementan, es decir, que las compuertas NOT son de costo cero. En ese caso, determine algebraicamente
cul forma de la funcin (directa o inversa) se simplifica al circuito de
menor costo para la funcin f (x, y, z) = x y z + x y z + xy z + xy z + xyz,
indicando el costo.
Solucin
Toda funcin puede implementarse en forma de suma de productos
producto de sumas. El costo de estas dos formas puede ser equivalente,
o bien, una de las formas dar un circuito de costo mnimo. Adems,
ambas formas puede implementarse directa inversamente. Para toda
funcin, dada una forma de costo mnimo, siempre es posible construir
una forma inversa que tambin tenga costo mnimo cambiando todas
las compuertas AND por OR, y OR por AND, y negando la salida. En
general, esto se cumple slo si las compuertas NOT son de costo cero.
Para la funcin f (x, y, z) = x y z + x y z + xy z + xy z + xyz dada, una funcion directa de costo mnimo es f (x, y, z) = y +xz, cuyo costo es un OR de
dos entradas y un AND de dos entradas. La funcin inversa equivalente
es f (x, y, z) = y(x + z ), cuyo costo tambin es un OR de dos entradas y
un AND de dos entradas.
39
Captulo 7: Diseo de circuitos combinacionales
40
7.2 Disee un circuito comparador de 2 bits utilizando slo compuertas

NAND. Las entradas al circuito son X = x1 x0 y Y = y1 y0 , y las salidas
son Z = z1 z0 , donde
0 if X = Y
1 if X > Y
Z =
2 if X < Y
Solucin
La figura 7.1 muestra una posible solucin construida usando slo compuertas NAND.
x1
y1
x0 y1 y0
x1 x0 y0
x1 x0 y0
z0
x0 y1 y0
y1
x1
z1
Figura 7.1: Comparador de 2 bits construido con compuertas NAND
7.3 Disee una compuerta XOR de dos entradas F(x, y) = x y en base a

4 compuertas NAND de dos entradas. Suponga que no dispone de las
entradas x ni y.
Solucin
La figura 7.2 muestra una posible solucin.
x
F(x,y)
y
Figura 7.2: Compuerta XOR construida con compuertas NAND de 2 entradas
41
7.4 Considere la siguiente funcin lgica

X
F(A, B, C, D) =
m(0, 4, 5, 10, 11, 13, 14, 15)
a) Halle dos circuitos mnimos diferentes que implementen F. Identifique en cada circuito dos potenciales peligros.
b) Disee un circuito AND-OR para que F no presente ningn peligro
potencial.
Solucin
El mapa de Karnaugh de la funcin pedida es
AB
CD
00 01
11 10
00
01
11
10
a) Los dos circuitos mnimos se obtienen implementando las siguientes funciones. La primera puede ser implementada usando una compuerta OR de 3 entradas, 2 compuertas AND de 3 entradas, y una
compuerta AND de 2 entradas. La segunda puede ser implementada usando una compuerta AND de 3 entradas, 2 compuertas OR
de 3 entradas, y una compuerta OR de 2 entradas. Entonces, si suponemos que el costo de una compuerta es proporcional al nmero
de entradas, ambas funciones tienen un costo similar.
F(A, B, C, D) = AC + BC D + A C D
F(A, B, C, D) = (A + C )(A + C + D)(B + C + D )
b) La funcin F original puede ser implementada por el circuito ANDOR AC + BC D + A C D + A BC + ABD, el cual contiene 2 trminos
redundantes y as no presenta peligros potenciales.
7.5 Implemente la funcin Z = AE+BDE+BCEF utilizando slo compuertas
lgicas NOR de dos entradas, minimizando el nmero de compuertas a
utilizar. Suponga que dispone de las entradas en sus versiones con y sin
complemento.
42
Solucin
La funcin anterior puede reescribirse como la red OR-AND Z = E(A +
B(D + CF)), la que a su vez puede implementarse utilizando slo 5 compuertas NOR de dos entradas, como se muestra en la figura 7.3.
A
D
C
F
Figura 7.3: Implementacin usando compuertas NOR
7.6 Dada la siguiente funcin lgica

X
F(A, B, C, D) =
m(2, 4, 5, 7, 10, 11, 13, 14, 15)
a) Disee un circuito usando slo compuertas NAND de 2 entradas.
b) Disee un circuito utilizando slo compuertas NOR de 2 entradas.
Si tuviese que escoger, qu diseo implementara?
Solucin
El mapa de Karnaugh de la funcin es
AB
CD
00 01
11 10
00
01
11
10
a) La funcin dada puede escribirse como la red AND-OR F(A, B, C, D) =

B(D+A C )+C(A+B D ), que puede implementarse usando 7 NAND
de 2 entradas, como se muestra en la figura 7.4.
b) La funcin dada puede escribirse como la red OR-AND F(A, B, C, D) =
(A + (B + D )(BC + D))(C + B(A + D), que a su vez puede implementarse utilizando 10 compuertas NOR de 2 entradas. Sin embargo,
es ms barato implementar el complemento de la funcin dada con
compuertas NOR, y luego complementarla salida, como se muestra
en la figura 7.5. Esto requiere slo 8 compuertas NOR de 2 entradas.
43
A
B
D
F
C
D
Figura 7.4: Ejercicio 7.6a: implementacin con NANDs
A
B
D
C
D
Figura 7.5: Ejercicio 7.6b: implementacin con NORs
P
7.7 Se desea implementar la funcin F(X, Y , Z, T) = m(0, 2, 3, 6, 12, 13, 15).
Para ello, Ud. dispone de compuertas NOR y NAND de 2 y 3 entradas.
Las compuertas de 2 entradas vienen en circuitos integrados conteniendo 4 compuertas por chip, a un costo de $250 por chip. En cambio, las
compuertas de 3 entradas vienen en circuitos integrados conteniendo 3
compuertas por chip, a un costo de $400 por chip.
Disee y dibuje una implementacin de costo mnimo para esta funcin.
Suponga que tiene disponibles las entradas con y sin complemento.
Solucin
La funcin solicitada puede implementarse usando 3 compuertas NOR
de 3 entradas y 3 compuertas NOR de 2 entradas como se muestra en la
figura 7.6. Esta implementacin requiere 1 chip NOR de 3 entradas y un
chip NOR de 2 entradas, a un costo de $650.
7.8 Dada la funcin F(X, Y , Z) = X Y Z + XY Z , implemente esta funcin
como un circuito de dos niveles de tipo:
a) AND-NOR
b) NAND-AND
c) OR-NAND
d) NOR-OR
Sugerencia: utilice F cuando sea necesario.
44
X
Y
Z
T
Y
X
Z
T
Figura 7.6: Ejercicio 7.7: implementacin con NORs
Solucin
a) AND-NOR: La funcin F puede ser implementada como F(X, Y , Z) =
(Z N OR XY N OR X Y )
b) NAND-AND: La funcin F puede ser implementada como F(X, Y , Z) =
Z (X N AN D Y )(X N AN D Y )
c) OR-NAND: La funcin F puede ser implementada como F(X, Y , Z) =
(X + Y + Z) N AN D (X + Y + Z)
d) NOR-OR: La funcin F puede ser implementada como F(X, Y , Z) =
(X N OR Y N OR Z) + (X N OR Y N OR Z)
Circuitos con mltiples salidas

7.9 Halle un circuito mnimo de compuertas lgicas NOR-NOR con dos niveles para implementar las siguientes funciones. Considere si realizar
un circuito con mltiples salidas es ms conveniente que la realizacin
de 3 circuitos independientes.
X
X
f 1 (a, b, c, d) =
m(10, 11, 12, 15) +
d(4, 8, 14)
X
X
f 2 (a, b, c, d) =
m(0, 4, 8, 9) +
d(1, 10, 12)
X
X
f 3 (a, b, c, d) =
m(4, 11, 13, 14, 15) +
d(5, 9, 12)
Solucin
Los mapas de Karnaugh de las funciones f 1 , f 2 y f 3 se muestran a continuacin.
ab
45
ab
ab
cd
00
01 11
10
cd
00
01 11
10
cd
00
01 11
10
00
00
00
01
01
01
11
11
11
10
10
10
f1
f2
f3
Estas funciones pueden realizarse en forma independiente como las redes OR-AND
f 1 (a, b, c, d) = a(c + d )
f 2 (a, b, c, d) = c (b + d )
f 3 (a, b, c, d) = (b + d)(a + c )(a + b)
La implementacin de estas funciones como una red NOR-NOR se muestra en la figura 7.7 y requiere de 7 compuertas NOR de 2 entradas y 1
compuerta NOR de 3 entradas, y 12 literales. En este caso, no es posible disear un circuito con mltiples salidas que reduzca el nmero
y/o complejidad de las compuertas NOR mediante la reutilizacin de
trminos compartidos.
a
f1
f2
f3
a
b
Figura 7.7: Ver ejercicio 7.9
7.10 Disee un circuito de compuertas lgicas NOR

P mnimo de dos niveles
para implementar
las
funciones
f
(a,
b,
c,
d)
=
m(1, 2, 4, 5, 6, 8, 10, 12, 14)
1
P
y f 2 (a, b, c, d) = m(2, 4, 6, 8, 10, 11, 12, 14, 15). Utilice tantas compuertas
comunes como sea posible. Compare el nmero de compuertas y de literales con un diseo que considere las funciones de forma independiente.
46
Solucin
Los mapas de Karnaugh de las funciones f 1 y f 2 se muestran a continuacin.
ab
ab
cd
00 01
11 10
cd
00 01
11 10
00
00
01
01
11
11
10
10
f1
f2
Las expresiones mnimas como producto de sumas para estas funciones

son:
f 1 = (c + d )(a + d )(a + b + c + d)
f 2 = (a + d )(c + d )(a + b + c)
Esta implementacin requiere como mnimo 1 compuerta NOR de 4 entradas, 3 compuertas NOR de 3 entradas y 4 compuertas NOR de 2 entradas, y utiliza 15 literales.
Alternativamente, las funciones pueden escribirse como las redes ORAND siguientes, donde los tres primeros trminos de cada funcin son
compartidos. Esta implementacin requiere como mnimo 3 compuertas
NOR de 4 entradas, y 4 compuertas NOR de 3 entradas, y utiliza 16
literales.
f 1 = (a + b + c + d)(a + c + d )(a + c + d )(a + c + d )
f 2 = (a + b + c + d)(a + c + d )(a + c + d )(a + c + d )
Ambas implementaciones se muestran en la figura 7.8.
7.11 Halle un circuito mnimo de compuertas lgicas NAND-NAND con dos
niveles para implementar las siguientes funciones. Considere si realizar
un circuito con mltiples salidas es ms conveniente que la realizacin
de 3 circuitos independientes.
X
Z1 (a, b, c, d) =
m(0, 1, 7, 8, 9)
X
Z2 (a, b, c, d) =
m(0, 2, 6, 7, 8, 9, 10, 13, 15)
X
Z3 (a, b, c, d) =
m(0, 2, 6, 7, 8, 10)
47
c
a
c
d
d
a
f1
a
b
c
d
a
b
c
d
f1
a
c
d
a
a
c
d
d
c
f2
f2
a
c
d
a
b
c
Figura 7.8: Implementaciones alternativas para el ejercicio 7.10
Solucin
Los mapas de Karnaugh de las funciones Z1 , Z2 y Z3 son:
ab
ab
ab
cd
00
01 11
10
cd
00
01 11
10
cd
00
01 11
10
00
00
00
01
01
01
11
11
11
10
10
10
Z1
Z2
Z3
Estas funciones pueden realizarse en forma independiente en forma de

suma de productos como sigue:
Z1 (a, b, c, d) = b c + a bcd
Z2 (a, b, c, d) = b d + a bc + abd + ab c
Z3 (a, b, c, d) = b d + a bc
La implementacin independiente de estas funciones como una red NANDNAND requiere de 2 compuertas NAND de 4 entradas, 4 compuertas
48
NAND de 3 entradas, 5 compuertas NAND de 2 entradas, y 22 literales,

y se muestra en la figura 7.9.
b
c
z1
a
b
c
d
a
b
c
a
b
d
z3
z2
a
b
c
a
b
c
En caso de realizar un circuito de mltiples salidas, se puede observar

que la funcin Z3 est contenida en la funcin Z2 , por lo que se reduce el
circuito en 2 compuertas, a un circuito NAND-NAND con 2 compuertas
NAND de 4 entradas, 3 compuertas NAND de 3 entradas, 3 compuertas
NAND de 2 entradas, y 17 literales, lo que se muestra en la figura 7.10.
b
c
a
b
c
d
z1
z3
d
a
b
c
a
b
d
a
b
c
z2
49
7.12 Realice las siguientes 3 funciones como circuitos independientes de 2

niveles AND-OR. Luego, realice un nuevo diseo, pero esta vez minimizando el nmero de compuertas a utilizar. Compare sus circuitos.
X
F(x, y, z, u) =
m(0, 1, 2, 3, 4, 5, 8, 9, 11, 12)
X
G(x, y, z, u) =
m(1, 2, 6, 7, 8, 9, 10, 12, 14)
X
H (x, y, z, u) =
m(3, 4, 5, 6, 7, 8, 10, 11, 12, 14)
Solucin
Los mapas de Karnaugh de las funciones F, G y H se muestran a continuacin.
xy
xy
xy
zu
00
01 11
10
zu
00
01 11
10
zu
00
01 11
10
00
00
00
01
01
01
11
11
11
10
10
10
Estas funciones pueden realizarse en forma independiente como sigue:

F(x, y, z, u) = x z + x y + z u + y u
G(x, y, z, u) = zu + x yz + y z u + xu
H (x, y, z, u) = x y + xu + y zu
Esta implementacin, que se muestra en la figura 7.11, requiere 2 compuertas OR de 4 entradas, 1 compuerta OR de 3 entradas, 8 compuertas
AND de 2 entradas, 3 compuertas AND de 3 entradas, y 25 literales.
Alternativamente, las funciones F, G y H pueden implementarse utilizando las siguientes ecuaciones:
F(x, y, z, u) = y zu + y z u + x y + z u + x yz
G(x, y, z, u) = xu + y z u + zu + x yz
H (x, y, z, u) = xu + y zu + x yz + x yz
Esta implementacin, que se muestra en la figura 7.12, requiere 2 compuertas OR de 4 entradas, 1 compuerta OR de 5 entradas, 4 compuertas
AND de 2 entradas, 4 compuertas AND de 3 entradas, y 20 literales.

x
y
z
u
y
z
u
x
y
z
50
y
z
u
Figura 7.11: Solucin utilizando compuertas AND-OR
y z u y z u x
y z
u z
u x
u x y z x y z
Figura 7.12: Solucin utilizando compuertas AND-OR compartidas
7.13 Sean las siguientes funciones Booleanas de 4 variables:

X
f 1 (a, b, c, d) =
m(0, 2, 6, 10, 11, 14, 15)
X
f 2 (a, b, c, d) =
m(0, 3, 6, 7, 8, 9, 12, 13, 14, 15)
X
f 3 (a, b, c, d) =
m(0, 3, 4, 5, 7, 10, 11, 12, 13, 14, 15)
a) Encuentre expresiones mnimas de la forma suma-de-productos
para cada una de estas funciones, en forma individual. Realice un
circuito combinacional usando compuertas AND y OR, e indique el
nmero y tipo de compuertas, y el nmero de literales de su diseo.
b) Realice ahora un circuito combinacional usando slo compuertas
NAND que implemente una solucin de 2 niveles que minimice el
nmero total de compuertas. Compare el nmero de compuertas y
de literales de este diseo con el diseo anterior.
51
c) Suponga ahora que slo tiene disponibles las entradas sin complementar y que en paol slo tienen disponibles circuitos integrados
de los siguientes tipos:
7404, que contiene 6 inversores
7400, que contiene 4 NAND de 2 entradas cada uno
7410, que contiene 3 NAND de 3 entradas cada uno
Adems, cada chip cuesta $250. Encuentre, entonces, la implementacin ms barata posible para estas funciones.
Solucin
Los mapas de Karnaugh de las funciones f 1 , f 2 y f 3 se muestran a continuacin.
ab
ab
ab
cd
00
01 11
10
cd
00
01 11
10
cd
00
01 11
10
00
00
00
01
01
01
11
11
11
10
10
10
f1
f2
f3
a) La figura 7.13 muestra una posible solucin que utiliza 26 literales y 7 compuertas AND de 2 entradas, 4 compuertas AN D de 3
entradas, 2 compuertas OR de 4 entradas y 1 compuerta OR de 3
entradas.
c
a
c
a
b
d
f1
b
c
f2
a
c
d
b
c
d
a
c
d
Figura 7.13: Solucin al ejercicio 7.13 usando compuertas AND y OR
f3
52
Las funciones implementadas son:

f 1 (a, b, c, d) = cd + ac + a b d
f 2 (a, b, c, d) = ac + bc + a cd + b c d
f 3 (a, b, c, d) = bc + cd + ac + a c d
b) La figura 7.14 muestra una posible solucin que utiliza 17 literales
y 3 compuertas NAND de 4 entradas, 2 compuertas NAND de 3
entradas, y 5 compuertas NAND de 2 entradas.
c
f1
a b c d
f2
a c d
f3
Figura 7.14: Solucin al ejercicio 7.13 usando compuertas NAND
c) La figura 7.15 muestra una posible solucin que usa slo 6 compuertas NAND de 3 entradas, 8 compuertas NAND de 2 entradas,
y 4 compuertas NOT. Por ello, puede implementarse utilizando 5
chips a un costo total de $1250.
7.14 Sean las siguientes funciones de 6 variables:
G =AC E + AC F + AD E + AD F + BCDE F
H =A BCD + ACE + ACF + BCE + BCF
a) Disee un circuito combinacional de dos niveles para estas 2 funciones, sin considerar trminos compartidos. Indique el nmero y
tipo de todas las compuertas utilizadas. Suponga que Ud. no dispone del complemento de las variables de entrada.
b) Disee ahora un circuito combinacional minimizando el nmero
total de compuertas usadas. Ud. slo tiene disponibles compuertas
NAND de 2 y 3 entradas. Suponga que Ud. no dispone del complemento de las variables de entrada.
Solucin
a) La figura 7.16 muestra una posible solucin que usa 2 compuertas
OR de 5 entradas, 5 compuertas NOT, 8 compuertas AND de 3 entradas, 1 compuerta AND de 4 entradas y 1 compuerta AND de 5
entradas. El circuito tiene, entonces, 17 compuertas.
53
f1
f2
f3
Figura 7.15: Solucin al ejercicio 7.13 usando compuertas NAND de 2 entradas
A CE
A CF
A DE
A DF
B C D EF A C E
ACF
BCE
BCF
AB C D
Figura 7.16: Solucin al ejercicio 7.14 usando compuertas AND y OR
54
b) Si se definen X = E + F y Y = CD, las ecuaciones anteriores pueden

escribirse como
G =AXY + BX Y
H =A BY + ACX + BCX
Entonces, estas funciones pueden implementarse usando slo 8 compuertas NAND de 2 entradas y 6 compuertas NAND de 3 entradas,
es decir, 14 compuertas NAND, como se muestra en la figura 7.17.
E
A
X
G
B
A
B
C
Y
A
C
D
B
C
Figura 7.17: Solucin al ejercicio 7.14 usando compuertas NAND de 2 y 3

entradas
7.15 Sean las siguientes funciones:

f 1 (a, b, c, d) = M (0, 2, 4, 5, 8, 10, 12, 13, 14)
X
f 2 (a, b, c, d) =
m(1, 3, 6, 11, 12, 14, 15)
X
f 3 (a, b, c, d) =
m(3, 4, 7, 9, 11, 12)
a) Obtenga una implementacin mnima de estas funciones utilizando compuertas NAND que considere posibles trminos comunes
para as minimizar el nmero total de compuertas.
b) Ahora suponga que Ud. slo dispone de circuitos integrados TTL
74LS10, donde cada uno de estos circuitos cuesta $250 y contiene 3
compuertas NAND de 3 entradas cada una. Realice ahora un diseo
que minimice el costo total de la implementacin.
55
Solucin
a) Una posible solucin es una red NAND-NAND que implemente las
funciones
f 1 (a, b, c, d) = a b d + ab d + acd + a cd + a bcd
f 2 (a, b, c, d) = a b d + acd + abd + a bcd
f 3 (a, b, c, d) = ab d + a cd + bc d
que requiere 7 NAND de 3 entradas, 2 NAND de 4 entradas, y 1
NAND de 5 entradas.
b) Una posible solucin es una red NAND-NAND de tres niveles que
implemente las funciones
f 1 (a, b, c, d) = cd + b d + a bc
f 2 (a, b, c, d) = a b d + acd + bd (a + c)
f 3 (a, b, c, d) = ab d + a cd + bc d
que requiere 13 NAND de 3 entradas, lo que a su vez requiere 5
integrados 74LS10, a un costo total de $1250.
Captulo
Bloques estandarizados
Multiplexores y demultiplexores
8.1 Implemente un multiplexor de 8 entradas utilizando un decodificador
de 3 entradas y compuertas NAND.
Solucin
CBA
0 1 2
1
DECOD 3a8
0 1 2 3 4 5 6 7
I7
I6
I5
Z
I4
I3
I2
I1
I0
Figura 8.1: Multiplexor 8-a-1 construido con un decodificador de 3 entradas

y compuertas NAND.
56
Captulo 8: Bloques estandarizados
57
P
8.2 Implemente la funcin f (a, b, c, d) = m(1, 3, 4, 9, 14, 15) usando slo un
multiplexor de 4 entradas y compuertas NOR.
Solucin
c
d
c
d
0
1
Z
2
3A B
f(a, b, c, d)
a b
Figura 8.2: Solucin al ejercicio 8.2 usando compuertas NOR
P
8.3 Implemente la funcin f (a, b, c, d) = m(1, 3, 4, 6, 7, 9, 10, 11, 14) utilizando slo un multiplexor de 4 entradas y compuertas NAND. Utilice las
seales a y b para controlar el multiplexor.
Solucin
c
d
c
d
d
d
0
1
z
2
b
3a
f(a, b, c, d)
a b
Figura 8.3: Solucin al ejercicio 8.3 usando compuertas NAND
8.4 Demuestre cmo conectar dos multiplexores 2-a-1 para formar un multiplexor 3-a-1, sin utilizar ninguna otra compuerta adicional. La seleccin de entradas es como sigue:
Si AB = 00, se selecciona la entrada I0
Solucin
I0
I1
1s
58
0
z
I2
1 s
B
A
Figura 8.4: Diseo de multiplexor 3-a-1 usando multiplexores 2-a-1
8.5 Demuestre cmo conectar dos multiplexores 4-a-1 y un multiplexor 2a-1 para formar un multiplexor 8-a-1 con tres entradas de control.
Solucin
B
C
I0 I1 I2 I3
I4 I5 I6 I7
0 1 2 3
a
b z
0 1 2 3
a
b z
0
1
az
Z
8.6 Demuestre cmo pueden conectarse cuatro multiplexores 2-a-1 y un

multiplexor 4-a-1 para formar un multiplexor 8-a-1 con tres entradas
de control.
Solucin
8.7 Un circuito desplazador/rotador de 4 bits es un mdulo combinacional
que tiene como entrada una palabra de 4 bits X = x3 x2 x1 x0 , una palabra
Z = z3 z2 z1 z0 de 4 bits como salida, y 3 entradas de control, s, d y r, que
actan como se indica a continuacin:
Si s = 0, la salida refleja la entrada. Si s = 1, entonces la entrada es
desplazada en 1 bit en la direccin indicada por d.
A
B
59
I0 I1
I2 I3
I4 I5
I6 I7
0 1
a
z
0 1
a
z
0 1
a
z
0 1
a
z
0 1 2 3
a
b z
Z
Si d = 0 y s = 1, entonces el circuito desplaza la entrada 1 bit a la

derecha. Si d = 1 y s = 1, la entrada es desplazada a la izquierda.
El bit r indica si el circuito acta como desplazador o como rotador.
Es decir, si sdr = 100, la salida corresponde a la entrada desplazada
a la derecha, y el nuevo bit z3 es 0. En cambio, si sdr = 101, el
nuevo bit z3 corresponde al bit x0 . Asimismo, si sdr = 110, la salida
corresponde a la entrada desplazada a la izquierda, y el nuevo bit
z0 es 0. En cambio, si sdr = 111, el nuevo bit z0 corresponde al bit
x3 .
Disee este circuito usando slo multiplexores de 4 entradas. Utilice
tantos como encuentre necesario.
Solucin
8.8 En este ejercicio, suponga que Ud. slo dispone de circuitos multiplexores 2-a-1, donde cada uno posee dos entradas, A y B, una salida D y una
seal de control C tal que si C = 0, D = A y si C = 1, D = B. Se desea implementar un circuito multiplexor 8-a-1, que posea 8 entradas, x7 . . . x0 ,
y una salida z, adems de tres seales de control Y = y2 y1 y0 , tal que si
Y = 110, entonces z = x6 . Muestre el diagrama esquemtico del diseo
pedido usando el mnimo nmero de multiplexores posibles.
Cul es el nmero mnimo de multiplexores 2-a-1 necesarios para implementar un multiplexor n-a-1 de n entradas y 1 salida? Cul es el nmero
mnimo de seales de control?
Solucin
a) La figura 8.8 muestra una posible solucin construida usando 7
multiplexores 2-a-1.
60
0 x0
1
r
s
d
0 x3
0 1 2 3
a
b z
0 1 2 3
a
b z
1
r
x3
zx21
x1
x0
0 1 2 3
a
b z
0 1 2 3
a
b z
0 1 2 3
a
b z
0 1 2 3
a
b z
z3
z2
z1
z0
Figura 8.7: Circuito desplazador/rotador
x0
x1
1s
z
0
z
1s
x2
x3
1s
z
0
z
1s
x4
x5
1s
z
0
z
1s
x6
x7
1s
y0
y1
y2
Figura 8.8: Multiplexor 8-a-1 construido con multiplexores 2-a-1
61
b) Se necesitan como mnimo n 1 multiplexores. Esto es fcil de visualizar pensando en esta red de multiplexores como un torneo:
cada multiplexor elimina una variable, y al final debe haber slo 1
ganador, por lo que debe haber n 1 variables eliminadas. El nmero mnimo de seales de control es log2 n.
Codificadores y decodificadores
8.9 Disee un codificador de prioridad 4-a-2 que tenga 4 entradas, y3 y2 y1 y0 ,
y dos salidas, z2 z1 , que indican la entrada de mayor prioridad que est
activa. La entrada yi+1 tiene prioridad sobre la entrada yi . Suponga que
siempre hay al menos una entrada activa.
Solucin
La solucin consiste en las salidas z2 = y3 + y2 , y z1 = y3 + y1
8.10 Disee un circuito que genere los bits de paridad p1 p2 p4 del cdigo
Hamming para una palabra de 4 bits b0 b1 b2 b3 utilizando un decodificador de 4 entradas y compuertas OR.
Solucin
b0
b1
b2
b3
0
1
2
3
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
p1
p2
p4
1
Figura 8.9: Circuito generador de paridad utilizando un decodificador
62
8.11 Genere un circuito que convierta una palabra de 4 bits en cdigo BCD8421
a cdigo Gray utilizando codificadores y decodificadores de 4 bits.
Solucin
x3 x2 x1 x0
3 2 1 0
E
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
E
3 2 1 0
g3 g2 g1 g0
Figura 8.10: Circuito conversor de BCD8421 a cdigo Gray
8.12 Disee un conversor de cdigo Reflejado Exceso 3 a cdigo BCD8421

utilizando slo un codificador 16-a-4 y un decodificador 4-a-16.
Solucin
r3r2r1r0
3 2 1 0
E
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
E
3 2 1 0
x3 x2 x1 x0
Figura 8.11: Circuito conversor de cdigo Reflejado Exceso-3 a BCD8421
63
8.13 Disee un circuito que reciba un nmero X = x2 x1 x0 de entrada, y genere una salida Y = y2 y1 y0 tal que Y = (3X)mod 8.
a) Realice un diseo utilizando un decodificador de 3 entradas y un
codificador de 8 entradas.
b) Realice un diseo utilizando un sumador de 3 bits.
Solucin
a) La figura 8.12 muestra una posible solucin.
x0 x1 x2
0 1 2
E
0 1 2 3 4 5 6 7
0 1 2 3 4 5 6 7
E
0 1 2
y0 y1 y2
Figura 8.12: Solucin al problema 8.13 usando un codificador.
b) La figura 8.13 muestra una posible solucin.
x2 x1 x0
x1 x0 0
x x x
y y y
2 1 0
c
in
z z z
2 1 0
out
2 1 0
y2 y1 y0
Figura 8.13: Solucin al problema 8.13 usando un sumador de 3 bits.
8.14 Disee un sumador completo de 1 bit usando un decodificador 3-a-8 y

a) dos compuertas OR
b) dos compuertas NOR
64
Solucin
a) Las salidas zi y cout pueden
P implementarse con
P 2 compuertas OR
de 4 entradas como zi = m(1, 2, 4, 7) y cout = m(3, 5, 6, 7).
b) Las salidas zi y cout pueden implementarse con 2 compuertas NOR

P
P
de 4 entradas como zi = m(0, 3, 5, 6) y cout = m(0, 1, 2, 4).
8.15 Se desea implementar un decodificador 3-a-6, que reciba como entrada
3 variables x2 x1 x0 y que tenga 6 salidas Z0 a Z5 . La entrada slo toma
valores en el rango 000 a 101, y slo la salida Zi est activa cuando la
secuencia de entrada sea igual a i, para 0 i 5. Realice este diseo
utilizando slo un decodificador 2-a-4, un decodificador 1-a-2, y un nmero mnimo de compuertas AND de 2 entradas. Suponga adems que
Ud. no dispone del complemento de los bits de entrada.
Solucin
La solucin bsica conecta x1 x0 a las entradas del decodificador 2-a-4, la
entrada x2 a la entrada del decodificador 1-a-2, y utiliza 6 compuertas
AND de 2 entradas para generar las seis salidas Z0 a Z5 .
8.16 Se desea construir un decodificador 4-a-10 con entradas activas altas y
salidas activas bajas. Este circuito recibe como entrada un dgito decimal
codificado en BCD8421 en las entradas X3 X2 X1 X0 , y posee 10 salidas Z0
a Z9 , tal que Zi = 0 si X3 X2 X1 X0 = i, o 1 en otro caso. Suponga que el
circuito slo recibe dgitos decimales BCD8421 vlidos.
Indique en un diagrama cmo Ud. construira este decodificador 4-a10 utilizando slo un decodificador 3-a-8 74138 que se muestra en la
figura 8.14 y el mnimo nmero posible de compuertas NAND de 2 entradas. Su circuito debe tomar en cuenta que este decodificador tiene 2
entradas de habilitacin G1 y G2, y que el decodificador est habilitado
si G1 = 1 y G2 = 0.
S2
S1
S0
G1
G2
Y7
Y6
Y5
Y4
Y3
Y2
Y1
Y0
74138
Figura 8.14: Decodificador 3-a-8 74138
Solucin
Si suponemos que el circuito slo recibe dgitos BCD8421 vlidos, entonces solamente es necesario generar las salidas correspondientes a Z8
65
y Z9 . El circuito de la figura 8.15 muestra una posible solucin, que utiliza slo 2 compuertas NAND de 2 entradas.
Z9
Z8
X2
X1
X0
X3
S2
S1
S0
G1
G2
Y7
Y6
Y5
Y4
Y3
Y2
Y1
Y0
Z7
Z6
Z5
Z4
Z3
Z2
Z1
Z0
74138
Figura 8.15: Decodificador 4-a-10 construido con decodificador 74138
Circuitos aritmticos
8.17 Disee un circuito que reste X de Y o Y de X, dependiendo del valor de
la entrada A. Si A = 1, la salida ser X Y y si A = 0, la salida ser Y X.
a) Utilice un circuito restador de 4 bits y 2 multiplexores 2-a-1 de 4
bits con entradas y salidas de bus
b) Utilice un circuito restador de 4 bits y 4 buffers de tres estados de
4 bits con entradas y salidas de bus, y un inversor.
Solucin
La figura 8.16 muestra las dos soluciones.
8.18 Se desea disear un circuito que sume dos dgitos decimales X e Y codificados usando cdigo BCD8421 ms un bit de acarreo de entrada
(carryin ), y genere como salida un dgito decimal Z y un bit de acarreo
de salida (carryout ). Este sistema tiene, entonces, 9 seales de entrada y
5 seales de salida.
A modo de ejemplo, si X = 4, Y = 5, y carryin = 0, entonces las salidas
deben ser Z = 9 y carryout = 0. Pero, si X = 4, Y = 5, y carryin = 1, entonces las salidas de su circuito deben ser Z = 0 y carryout = 1. Asimismo, si
X = 7, Y = 6, y carryin = 0, entonces las salidas de su circuito deben ser
Z = 3 y carryout = 1.

Y
0
s
0
s
z
4
66
Y
4
B
AB
AB
Figura 8.16: Circuitos restadores de 4 bits
Disee este circuito utilizando 2 sumadores binarios de 4 bits y (quizs)

algn circuito combinacional adicional. Sugerencia: ntese que el resultado de la suma decimal si X + Y > 9 puede obtenerse sumando 6 al
resultado de la suma binaria.
Solucin
X3 X2 X1 X0
Y3 Y2 Y1 Y0
x x x x
y y y y
3 2 1 0
c
in
z z z z
3 2 1 0
out
3 2 1 0
Carryin
x x x x
y y y y
3 2 1 0
c
in
z z z z
3 2 1 0
out
3 2 1 0
Carryout Z3 Z2 Z1 Z0
Figura 8.17: Sumador BCD construido con sumadores binarios
8.19 Sean X = x3 x2 x1 x0 e Y = y3 y2 y1 y0 , respectivamente. Entonces,

a) Disee un circuito complementador de 4 bits. Este circuito posee
4 bits de entrada A = a3 a2 a1 a0 , 4 bits de salida B = b3 b2 b1 b0 y una
67
seal de control C. Si C = 0, B debe ser igual a la entrada A. Si

C = 1, la salida B debe ser el complemento a 1 de A, es decir, [A]1 .
b) Use ahora su circuito complementador de 4 bits y 4 sumadores
completos para disear un circuito sumador/restador de 4 bits, que
reciba como entradas las variables X e Y , de 4 bits cada una, y una
seal adicional T que controla la operacin del circuito. Las salidas del circuito son Z = z3 z2 z1 z0 y un bit adicional W . Este circuito
debe calcular la operacin X + Y cuando T es 0, y X Y en caso
contrario.
Recuerde que P = [P]2 = [P]1 + 1
Solucin
a) La figura 8.18 muestra una posible solucin, construida con buffers
de 3 estados.
a3
a2
a1
a0
b3
b2
b1
b0
Figura 8.18: Circuito complementador de 4 bits
b) La figura 8.19 muestra un circuito sumador/restador construido

utilizando el circuito complementador de 4 bits anterior y 4 sumadores completos.
Y3
Y2
Y1
Y0
X3
X2
X1
X0
xi yi
cout cin
zi FA
xi yi
cout cin
zi FA
xi yi
cout cin
zi FA
xi yi
cout cin
zi FA
Z3
Z2
Z1
Z0
Figura 8.19: Circuito sumador/restador de 4 bits
68
8.20 Se desea disear un circuito comparador de 2 bits. Las entradas al circuito son los nmeros A = a1 a0 y B = b1 b0 , y las salidas son los tres bits
Z Z= Z , donde Z = 1 si A B, Z= = 1 si A = B, y Z = 1 si A B.
a) Suponga que Ud. dispone slo de compuertas NOR de 3 entradas,
pero que las entradas A = a1 a0 y B = b1 b0 estn disponibles en sus
versiones directas y complementadas. Cada compuerta NOR cuesta
$100. Disee este circuito comparador utilizando un nmero mnimo de compuertas lgicas, y muestre el esquemtico de su diseo.
b) Suponga ahora que le regalan un circuito decodificador 4-a-16 y un
montn de puertas NOT. Realice nuevamente el diseo solicitado
usando slo estas compuertas y NORs de 3 entradas, mostrando el
circuito esquemtico de su diseo. Es su nueva solucin ms barata
que la anterior?
Solucin
a) La figura 8.20 muestra una posible solucin que utiliza slo 11
compuertas NOR de 3 entradas a un costo de $1100, donde Z2 =
Z , Z1 = Z= y Z0 = Z . Esta solucin hace uso de la relacin Z= =
Z Z .
a1
b1
0
b0
a1
a0
a0
b1
b0
a1
b1
0
b1
a0
b0
a0
a1
b0
Z2
Z1
Z0
Figura 8.20: Comparador diseado usando compuertas NOR de 3 entradas
b) La figura 8.21 muestra una posible solucin que utiliza slo 8 compuertas NOR de 3 entradas a un costo de $800, donde Z2 = Z ,
Z1 = Z= y Z0 = Z .
b0
b1
a0
a1
0
1
2
3
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
69
Z1
Z0
Z2
Figura 8.21: Comparador diseado usando decodificador 4-a-16 y NORs
8.21 Disee un circuito combinacional que calcule un bit de paridad impar

p para una palabra de 4 bits, b3 b2 b1 b0 . Para este fin, suponga que Ud.
slo dispone de bloques comparadores de 2 bits y compuertas N OR de
2 entradas. Suponga adems que Ud. no dispone del complemento de
las entradas.
Solucin
b3
b2
b1
b0
x1
>
x0
=
y1
<
y0
x1
>
x0
=
y1
<
y0
Figura 8.22: Clculo de paridad impar usando comparadores de 2 bits
8.22 Se necesita implementar un sumador completo para una experiencia de

laboratorio. Sin embargo, Ud. verifica que los nicos circuitos disponibles en el paol son multiplexores (MUX). Por ello, se le pide:
70
a) Disear y dibujar el circuito sumador completo usando slo multiplexores 8:1

b) Disear y dibujar el circuito sumador completo usando slo multiplexores 4:1
Solucin
a) La figura 8.23 muestra una posible solucin que utiliza slo multiplexores 8:1
0
1
1
0
1
0
0
1
0
1
2
3
4
5
6
7 2 1 0
Cout
0
0
0
1
0
1
1
1
0
1
2
3
4
5
6
7 2 1 0
Sum
Ai Bi Cin
Ai Bi Cin
Figura 8.23: Sumador completo implementado con multiplexores 8:1
b) La figura 8.24 muestra una posible solucin que utiliza slo multiplexores 4:1
0
Ai
Ai
1
0
1
2
3 1 0
Bi Cin
Cout
Ai
Ai
Ai
Ai
0
1
2
3 1 0
Sum
Bi Cin
Figura 8.24: Sumador completo implementado con multiplexores 4:1
Memoria ROM, circuitos PAL y PLA

8.23 Disee un circuito sumador para dgitos decimales en cdigo Gray utilizando una memoria ROM. El sumador deber sumar dos dgitos en cdigo Gray y proporcionar tanto el resultado de la suma en cdigo Gray
como el rebalse. Por ejemplo, 0110Gray + 1100Gray = 1 0010Gray , que corresponde al nmero 12 en Gray. Dibuje un diagrama de bloques indicando las entradas y salidas necesarias de la ROM, as como las lneas
correspondientes a las sumas 4 + 7, 7 + 0, 9 + 3 y 7 + 7.
71
Solucin
La figura 8.25 muestra el diagrama de bloques del sumador Gray. Asimismo, la siguiente tabla muestra el contenido de la memoria ROM para
las entradas.
Direccin
Salida
0110 0100
0100 0000
1101 0010
0100 0100
1 0001
0 0100
1 0011
1 0110
Xgray
Ygray
Direccion
MSB
LSB
Memoria
ROM
256x5
Salida
MSB
LSB
Zgray
Figura 8.25: Sumador Gray implementado con memoria ROM
8.24 Implemente las funciones
f 1 (a, b, c, d) =
m(1, 2, 4, 5, 6, 8, 10, 12, 14)
f 2 (a, b, c, d) =
m(2, 4, 6, 8, 10, 11, 12, 14, 15)
usando PLAs. Proporcione las tablas de las PLAs y el diagrama de conexiones internas de las mismas.
Solucin
La figura 8.26 implementa una posible solucin al problema.
72
cd
ad
bd
acd
ac
f1 f2
Figura 8.26: Circuito PLA que implementa una solucin al ejercicio 24
8.25 Utilice una PLA para implementar las ecuaciones:
X =A BD + A C + C D
Y =A C + A D + C D + AC
Z =CD + A C + A B D
Solucin
La figura 8.27 muestra una posible solucin al problema.
8.26 Se desea disear un circuito combinacional que reciba como entrada un
nmero decimal en cdigo BCD8421, y tenga como salida el cuociente Q
y el resto R de la divisin de este nmero por 3, cada uno representado
en 2 bits, a saber, Q1 Q0 y R1 R0 .
a) Disee este circuito mnimo de dos niveles utilizando compuertas
NAND
b) Disee este circuito utilizando una PLA
c) Disee este circuito utilizando una memoria ROM
Solucin
Sean las entradas X = X3 X2 X1 X0 y las salidas Q = Q1 Q0 y R = R1 R0 .
Entonces, las soluciones solicitadas son:
73
AC
CD
ABD
ABD
AC
CD
X Y Z
Figura 8.27: Circuito PLA que implementa una solucin al ejercicio 25
a) Circuito mnimo de dos niveles utilizando compuertas NAND

Q1
Q0
R1
R0
X2
X1
X3
=
=
=
=
X3 + X2 X1
X2 X1 X0 + X2 X1 + X3 X0
X2 X1 X0 + X3 X0 + X2 X1 X0
X3 X2 X1 X0 + X2 X1 X0 + X2 X1 X0
Q1
X2
X1
X2
X1
X0
X2
X1
X0
X3
X0
X2
X1
X0
Q0
X3
X0
R1
X2
X1
X0
X2
X1
X0
R0
X3
X2
X1
X0
Figura 8.28: Circuito usando NANDs. Ver ejercicio 8.26
74
b) Circuito utilizando una PLA
X3
X2
X1
X0
1
2
3
4
5
6
7
8
9
Q1 Q0 R 1 R 0
Figura 8.29: Circuito usando un PLA. Ver ejercicio 8.26
c) Circuito utilizando una memoria ROM

Direccin
X3 X2 X1 X0
Salida
Q1 Q0 R1 R0
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
00 00
00 01
00 10
01 00
01 01
01 10
10 00
10 01
10 10
11 00
00 00
00 00
00 00
00 00
00 00
00 00
75
El problema define slo las salidas para las entradas 0000 a 1001.
La salida para las otras 6 entradas no est definida, y pueden asumir entonces un valor arbitrario. En este caso, se escogi salida
0000.
8.27 Sean las siguientes tres funciones booleanas, provenientes de un circuito
dado:
P
F1 (A, B, C, D) = P m(2, 3, 5, 6, 7, 8, 10)
F2 (A, B, C, D) = P m(0, 1, 2, 3, 5, 7, 8, 10)
F3 (A, B, C, D) =
m(0, 1, 5, 6, 7, 8, 10)
a) Encuentre una implementacin de costo mnimo como suma de
productos para estas funciones, y dibuje el circuito combinacional
correspondiente.
b) Muestre ahora una implementacin que utilice el circuito PLA de
la figura 8.30. Complete el diagrama indicando entradas, salidas y
conexiones a realizar.
Figura 8.30: Circuito PLA. Ver ejercicio 8.27
Solucin
La figura 8.31 muestra el circuito PLA que implementa las funciones
pedidas como las sumas de productos
F1
F2
F3
= AB D + A BD + A B C + A BC
= AB D + A BD + A B C + A B C
= AB D + A BD + A B C + A BC
76
ABD
ABD
ABC
ABC
ABC
Figura 8.31: Implementacin de funciones en circuito PLA. Ver ejercicio 8.27
Captulo
Circuitos secuenciales
9.1 Analice el comportamiento de los circuitos secuenciales mostrados en
las figuras 9.1, 9.2 y 9.3. Identifique sus tipos y caractercelos como flipflop, retentores, maestro-esclavo, etc.
A
Q
Reloj
Q
Reloj
77
Captulo 9: Circuitos secuenciales
78
Q
A
Q
Solucin
a) El circuito de la figura es un flip-flop maestro-esclavo de tipo R-S
que muestrea sus entradas en el canto de bajada del reloj.
b) El circuito de la figura es un flip-flop maestro-esclavo de tipo T que
muestrea sus entradas en el canto de bajada del reloj.
c) El circuito de la figura es un retentor J-K.
9.2 Analice el flip-flop A-B de la figura 9.4, mostrando
a) su tabla de transiciones
b) su ecuacin caracterstica
c) su diagrama de estados
A
Q
Q
B
Captulo
Registros y contadores
10.1 Disee un circuito sincrnico que cuente siguiendo la secuencia decimal
3, 7, 2, 6, 3, 7, 2, 6 utilizando flip-flops D. Asegrese que este contador
se autoinicialice, es decir, que todos los estados no utilizados transiten
inicialmente al estado inicial del contador.
10.2 Disee un circuito contador de 3 bits con la siguiente secuencia de salida: 001, 011, 010, 100, 111, 101, 110, 001, usando
a) flip-flops D
b) flip-flops T
En ambos casos, indique qu pasa si el valor inicial del contador es 000.
10.3 Un flip-flop M-N funciona de la siguiente manera:
Si M N = 00, el siguiente estado es 0
Si M N = 01, el siguiente estado es el estado actual
Si M N = 10, el siguiente estado es el complemento del estado actual
Si M N = 11, el siguiente estado es 1
a) Disee este flip-flop utilizando compuertas NAND
b) Complete la tabla 10.1
c) Utilizando esta tabla y mapas de Karnaugh, determine y minimice
las ecuaciones de entrada para un contador de 3 bits construido con
flip-flops MN que cuente la secuencia 000, 001, 011, 111, 101, 100,
indicando adems las transiciones de los estados no especificados.
10.4 Un flip-flop tipo LM funciona de la siguiente manera:
Si LM = 00, el siguiente estado es 1
79
10
Captulo 10: Registros y contadores
Q(t)
Q(t + t)
0
0
1
1
0
1
0
1
80
MN
Tabla 10.1: Tabla del flip-flop MN. Ver ejercicio 10.3
Si LM = 01, el siguiente estado es igual al estado actual

Si LM = 10, el siguiente estado es el complemento del estado actual
Si LM = 11, el siguiente estado es 0
a) Disee este flip-flop utilizando latches RS
b) Complete la siguiente tabla, utilizando superfluos donde sea posible:
Q
Q+
0
0
1
1
0
1
0
1
c) Utilizando esta tabla y mapas de Karnaugh, disee un contador

compuesto por 3 flip-flops LM que cuente la siguiente secuencia:
000, 100, 101, 111, 011, 001, 000, . . .. Dibuje el diagrama de estados,
indicando las transiciones para todos los posibles estados iniciales.
10.5 Disee un circuito contador de 3 bits con la siguiente secuencia de salida: 000, 001, 011, 101, 111, 010, 000 usando flip-flops J-K. Muestre el
circuito combinacional e indique qu pasa si el valor inicial del contador
es 100.
10.6 Disee un contador de 3 bits con la siguiente secuencia de salida: 000,
100, 111, 110, 010, 011, 000 usando flip-flops S-R. Muestre el circuito
combinacional e indique qu pasa si el valor inicial del contador es 001.
10.7 Disee un circuito desplazador de 4 entradas utilizando flip-flops D y
multiplexores que realice las siguientes funciones:
a) Realice un desplazamiento lgico de 1 bit a la derecha
b) Realice un desplazamiento lgico de 1 bit a la izquierda
c) Realice un desplazamiento aritmtico de 1 bit a la derecha
81
d) Realice un desplazamiento aritmtico de 1 bit a la izquierda

e) Realice un desplazamiento circular de 1 bit a la derecha
f ) Realice un desplazamiento circular de 1 bit a la izquierda
g) Cargue un nuevo valor en el desplazador
h) No realice ninguna accin
Determine cuntas variables de control necesita, y rotlelas de la manera ms apropiada para realizar las funciones indicadas.
10.8 Se dispone de un circuito generador de ondas cuadradas cuya frecuencia
est fijada en 6 KHz. En otro circuito digital, se desea utilizar un reloj
de 1 KHz. Disee, entonces, un circuito divisor de frecuencia que genere
una seal cuadrada simtrica de frecuencia 1 KHz utilizando flip-flops
JK. Muestre todos los pasos de su diseo incluyendo su diagrama de
estados completo y su circuito final.
Solucin
Para disear un circuito divisor de frecuencia, basta slo contar el nmero necesario de pulsos de reloj, y generar las salidas 0 y 1 correspondientes. En este caso, es necesario generar un salida 0 por 3 ciclos de reloj, y
luego una salida 1 por otros 3 ciclos. Esto puede realizarse con un contador de 6 estados. Existen muchas soluciones posibles. Por ejemplo, el
contador de Johnson mostrado en clases cumple con esta condicin: el
ltimo bit del contador tiene un perodo simtrico de 6 pulsos de reloj.
Las figuras 10.1 y 10.2 muestran el diagrama de estados y el circuito
correspondiente.
000
100
110
111
011
001
Figura 10.1: Diagrama de estados, divisor por 6. Ver ejercicio 10.8
Z
J
Reloj
K Q
K Q
K Q
Figura 10.2: Divisor de frecuencia por 6. Ver ejercicio 10.8
82
10.9 Disee un contador sincrnico utilizando flip-flops de tipo J-K que realice la cuenta 0 1 3 5 7 0. Ud. debe mostrar:
a) el diagrama de estados del contador.
b) la tabla de estados.
c) las ecuaciones mnimas de excitacin para cada flip-flop.
d) el circuito final a implementar para este contador.
e) las transiciones de los estados no definidos.
Solucin
a) El diagrama de estados se muestra en la figura 10.3.
111
001
011
101
111
Figura 10.3: Diagrama de estados del ejercicio 10.9
b) La tabla de estados se muestra a continuacin.

A
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
C
0
1
0
1
0
1
0
1
A+
0
0
B+
0
1
C+
1
1
JA
0
0
KA
JB
0
1
KB
c) Las ecuaciones de excitacin son:

JA = B, KA = B
JB = C, KB = 1
JC = 1, KC = AB
d) La figura 10.4 muestra una posible implementacin.

e) Las transiciones de los estados no definidos son:
1) Si ABC = 010, entonces A+ B+ C + = 100.
JC
1
KC
83
K A
J
K B
J
K C
Reloj
Figura 10.4: Solucin del ejercicio 10.9

10.10 Disee un circuito contador ascendente/descendente controlado por una
seal Y utilizando flip-flops tipo T. Si Y = 1, el contador pasa por los estados 00 10 11 01 00 . Si Y = 0, el sentido de la cuenta se
invierte: 00 01 11 10 00. Dibuje el diagrama de estados del
contador. Muestre la tabla de estados. Escriba los mapas de excitacin
y determine las ecuaciones de excitacin. Finalmente, dibuje el circuito
usando flip-flops T.
Solucin
La figura 10.5 muestra el diagrama de estados de este contador.
1
1
00
10
0
11
0
0
01
0
Figura 10.5: Diagrama de estados del contador, ejercicio 10.10
Aqu se muestran la tabla de estados del contador y las tablas de excitacin de los flip-flops T.
AB
00
01
11
10
X =0
A+ B+
01
11
10
00
X =1
A+ B+
10
00
01
11
AB
00
01
11
10
84
X =0 X =1
TA TB TA TB
01
10
10
01
01
10
10
01
De estas tablas, se puede ver que las ecuaciones de excitacin son TA =

A B X y TB = A B X. La figura 10.6 muestra una posible implementacin.
T Q
A
Q
T Q
B
Q
Figura 10.6: Circuito del contador, ejercicio 10.10
Captulo
11
Anlisis de circuitos secuenciales

sincrnicos
11.1 Analice los circuitos secuenciales mostrados en las figuras 11.1 y 11.2,
dibujando sus diagramas de estados.
Z
J
CLK
CLK
K
Reloj
11.2 Analice el circuito secuencial sincrnico de la figura 11.3. Muestre el

diagrama de estados del circuito. Dibuje un diagrama de tiempo suponiendo el estado inicial ABC = 000 y una secuencia de entrada X =
01010. Suponga que los cambios de entrada tienen lugar a medio camino entre los cantos de bajada del reloj.
11.3 Analice el circuito secuencial de la figura 11.4, donde X y Y son las
entradas al circuito, y Z es la salida de ste. Muestre un diagrama de
estados del circuito. Es sta una mquina de Mealy o de Moore?
85
Captulo 11: Anlisis de circuitos secuenciales sincrnicos
86
Z
R
J
CLK
"1"
Q
CLK
Reloj
CLK
X
K
F/FA
D
CLK
F/FB
J
Q
CLK
0
Clock
F/FC
87
YXCC' B B' A A'

D
CLK
F/FC
CLK
F/FB
CLK
F/FA
Reloj
11.4 Para el circuito secuencial sincrnico de la figura 11.5, analice el circuito

y realice el diagrama de estados.
CLK
K
CLK
CLK
Q
Clock
11.5 Analice el circuito secuencial de la figura 11.6. Dibuje el diagrama de

estados correspondiente y describa en sus palabras qu hace este circuito.
88
A B C
X
T Q
Q
D Q
Q
D Q
Reloj
Solucin
El circuito secuencial mostrado tiene las siguientes ecuaciones de excitacin.
TA
DB
DC
= X C + B X + BC
= B C X + B CX + BC X + BCX
= C
El diagrama de estados se muestra en la figura 11.7. El circuito es un

contador ascendente/descendente mdulo 8. Si X = 0, Q+ = (Q+3)mod 8.
Si X = 1, Q+ = (Q + 5)mod 8.
11.6 Analice el circuito secuencial sincrnico mostrado en la figura 11.8. Recuerde que CLR es una entrada asincrnica de inicializacin a 0.
a) Complete el diagrama de tiempo de la figura 11.9, suponiendo que
el retardo de una compuerta lgica es 1 unidad de tiempo, y que todos los flip-flops tienen un retardo de 2 unidades de tiempo, tanto
000
011
89
101
0
0
110
010
0
001
1
111
1
100
A
CLR
S CLR Q
B
Q
CLR
Clock
Figura 11.8: Ejercicio 6: Circuito a analizar.
para sus entradas de excitacin como para la entrada de inicializacin asincrnica CLR. Los valores iniciales de A, B, C y CLR se
muestran entre parntesis.
b) En base a los resultados del punto anterior, dibuje el diagrama de
estados de este circuito, e identifique su funcin.
Solucin
a) La figura 11.10 muestra el diagrama de tiempo solicitado.
b) En base al diagrama de estados mostrado, este circuito es un contador binario de 3 bits que cuenta de 0 a 4. Desde el estado 4, el
circuito realiza una transicin inestable al estado 5, que activa la
entrada de inicializacin asincrnica CLR que retorna el circuito al
estado inicial 000.
90
Clock
A (0)
B (1)
C (1)
CLR (1)
Figura 11.9: Diagrama de tiempo. Ver ejercicio 11.6.
Clock
A (0)
B (1)
C (1)
CLR (1)
Figura 11.10: Solucin al ejercicio 11.6.
000
001
010
011
100
Figura 11.11: Diagrama de estados, ejercicio 11.6.
11.7 Para el circuito secuencial de la figura 11.12,

a) categorice este circuito como una mquina de Mealy o de Moore.
b) encuentre las ecuaciones de excitacin
c) genere la tabla de excitacin
d) genere la tabla de estados, y dibuje el diagrama de estados. Explique qu hace este circuito.
Solucin
a) Dado que la salida depende slo de los estados, sta es una mquina
de Moore.
T A
Z
A
T B
B
K C
X
Reloj
b) Las ecuaciones de excitacin son:

TA = A + B
TB = A + B
JC = A B, KC = X(A B)
Z = ABC
c) La siguiente tabla resume las tablas de excitacin y de estado.
A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
X
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
TA
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
TB
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
JC
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
KC
0
0
0
0
0
1
0
1
0
1
0
1
0
0
0
0
Z
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
A+
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0
0
B+
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
C+
0
0
1
1
1
1
1
0
1
1
1
0
0
0
1
1
91

d) El diagrama de estados se muestra en la figura 11.13.
/0
111
/1
001
/0
011
/0
000
100
0/0
0/0
010
1/0
1/0
101
/0
110
/0
Figura 11.13: Diagrama de estados del ejercicio 11.7
11.8 Para el circuito de la figura 11.14

a) categorice el circuito como una mquina de Mealy o de Moore
b) determine las ecuaciones de excitacin
c) genere las tablas de excitacin
d) genere la tabla de estados y el diagrama de estados del circuito
T A
Z
A
T B
B
K C
X
Reloj
Figura 11.14: Circuito a analizar, ejercicio 11.8
Solucin
92
93
a) Ya que la salida Z depende directamente de la entrada X, sta es

una mquina de Mealy.
b) Las ecuaciones de excitacin y de salida son:
TA = A B
DB = A + B
JC = A B
Z = ABCX
KC = X(A B)
c) La siguiente tabla resume las tablas de excitacin y de estado.

A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
X
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
TA
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
DB
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
JC
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
KC
0
0
0
0
0
1
0
1
0
1
0
1
0
0
0
0
Z
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
A+
1
1
1
1
0
0
0
0
1
1
1
1
1
1
1
1
B+
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
C+
0
0
1
1
1
1
1
0
1
1
1
0
0
0
1
1
d) La tabla de estados se muestra a continuacin. Se ha supuesto que

el estado Si corresponde a la i-sima combinacin de las variables
de estado A, B y C.
ABC
S0
S1
S2
S3
S4
S5
S6
S7
X =0
A+ B+ C +
S6
S7
S3
S3
S5
S5
S6
S7
Z
0
0
0
0
0
0
0
0
X =1
A+ B+ C +
S6
S7
S3
S2
S5
S4
S6
S7
Z
0
0
0
0
0
0
0
1
El diagrama de estados correspondiente se muestra en la figura 11.15.
S2
S4
S0
S1
X/0
X/0
S6
S7
S3
S5
X/0
0/0 1/1
0/0
0/0
X/0 1/0
X/0 1/0
Figura 11.15: Diagrama de estados, ejercicio 11.8
94
Captulo
Diseo de circuitos secuenciales

sincrnicos
12.1 Un circuito secuencial sincrnico tiene una entrada, X, y dos salidas, Y
y Z. La salida Y es 1 cada vez que se recibe la entrada 101, siempre y
cuando la secuencia de entrada 011 nunca ha ocurrido. La salida Z es
1 por un ciclo cada vez que ocurre la entrada 011. Disee este circuito
como una mquina de Mealy.
12.2 Disee un circuito secuencial de Moore que tenga una entrada X y una
salida Z. La salida debe ser 1 si el nmero total de 1s recibido es impar
y el nmero de 0s recibido es par y distinto de 0.
12.3 Una mquina de estados finitos tiene una entrada y una salida. La salida
conmuta a 1 y se mantiene en 1 cuando han habido al menos dos 1s y
dos 0s en la entrada, sin importar el orden de su ocurrencia. Realice el
diagrama de estados de esta mquina, e implemntela utilizando flipflops T.
12.4 Un circuito secuencial sincrnico tiene dos entradas, X = x1 x2 y dos salidas, Z = z1 z2 , ambas representando un nmero binario de 2 bits. Si el
valor actual de X es mayor que el valor anterior, entonces z1 = 1. Si el
valor actual de X es menor que el valor anterior, entonces z2 = 1. En caso
contrario, z1 z2 = 0.
a) Realice este circuito como un mquina de Mealy usando flip-flops
JK.
b) Realice este circuito como un mquina de Moore usando flip-flops
JK.
12.5 Disee una mquina de Mealy con entrada X y salida Z. La salida Z debe ser 1 por un ciclo de reloj cuando quiera que las secuencias . . . 0111
95
12
Captulo 12: Diseo de circuitos secuenciales sincrnicos
96
. . . 1000 estn presentes en la entrada. Estos patrones pueden traslaparse. Por ejemplo, la entrada . . . 0000111000 . . . debe generar la salida
. . . 0000001001 . . ..
a) Realice esta mquina usando flip-flops D.
b) Realice esta mquina usando flip-flops T.
c) Realice esta mquina usando flip-flops JK.
Qu conclusiones saca Ud. de estas implementaciones?
12.6 Disee un circuito secuencial de Mealy que analice una secuencia de
entrada X y que genere una salida Z = 1 para toda secuencia de entrada que acabe en 1010, suponiendo que la secuencia 001 haya aparecido al menos una vez. Por ejemplo, si la secuencia de entrada es
X = 10100101010, la secuencia de salida debe ser Z = 00000000101.
Asigne el cdigo 000 al estado inicial. El circuito no se reinicializa al
estado de partida cuando se genera una salida Z = 1. Disee el circuito
utilizando flip-flops tipo D, y a lo ms 10 compuertas lgicas NAND.
Suponga que dispone de las entradas normales y negadas.
12.7 Disee un circuito secuencial para conversin de cdigo exceso-3 a cdigo BCD. La entrada X representa un dgito decimal en cdigo exceso-3,
y la salida Z representa el cdigo BCD correspondiente, ambos presentados en forma serial, donde el bit menos significativo es generado primero. Es decir, si para los instantes t0 a t3 se reciben los bits x0 x1 x2 x3 =
1110, correspondientes al dgito decimal 4 codificado en exceso-3, la
salida del circuito en los instantes t0 a t3 debe ser z0 z1 z2 z3 = 0100 Disee su circuito utilizando tres flip-flops D, compuertas lgicas NAND
y NOR. Asigne el cdigo 000 al estado inicial. Su solucin no debiera
utilizar mas de 8 compuertas lgicas.
12.8 Disee un sistema secuencial sincrnico con una entrada, X, y una salida, Z, inicialmente de valor 0. La salida Z es 1 cuando en la entrada se
detecten 3 ceros seguidos. La salida Z debe entonces permanecer en 1
hasta que se detecten 3 unos seguidos, momento en el que debe tomar
el valor 0, y as sucesivamente.
a) Disee un circuito que implemente ese sistema utilizando flip-flops
tipo T
b) Indique en su diagrama de estados todas las transiciones realizadas
por todos los posibles estados.
c) Suponga que ahora decide implementar este sistema utilizando una
ROM y flip-flops tipo D. Cul ser ahora el contenido de la ROM?
12.9 Disee un circuito secuencial sincrnico que reciba desde la entrada X
una serie de 1s y 0s, y que tenga una salida Z igual a 1 cuando los tres
97
ltimos bits de entrada corresponden a la secuencia 010. Es decir, ante la entrada X = 0110100010101010, su circuito debe presentar salida
Z = 0000010001010101. Su implementacin debe ser una mquina de
Moore y utilizar flip-flops J-K.
Solucin
Z
J
X
K Q
K Q
Clock
Figura 12.1: Implementacin del circuito, ejercicio 12.9
12.10 Un circuito secuencial sincrnico tiene una entrada X y una salida Z.

Esta salida es 1 si se reconoce la secuencia de entrada 10101 si los
dos ltimos bits recibidos son iguales a 11. Por ejemplo, si la secuencia de entrada es X = . . . 0101101011011, la secuencia de salida debe
ser . . . 0000100011001. Implemente este circuito como una mquina de
Moore. Dibuje el diagrama de estados, realice una asignacin de variables secundarios, y finalmente implemente su diseo usando flip-flops
J-K y compuertas NAND.
Solucin
La figura 12.2 muestra un posible diagrama de estados.
0
1
0
S0
0
S1
S2
S3
0
1
S5
S4
0
0
0
S6
1
1
Figura 12.2: Diagrama de estados, ejercicio 12.10
La tabla de estados de este circuito se muestra a continuacin.
1
1
S0
S1
S2
S3
S4
S5
S6
X =0
S0
S2
S0
S4
S0
S4
S2
X =1
S1
S6
S3
S6
S5
S6
S6
98
Z
0
0
0
0
0
1
1
Utilizando la asignacin de estados estndar, la tabla de transiciones es
ABC
000
001
010
011
100
101
110
111
X =0
A+ B+ C +
000
010
000
100
000
100
010
XXX
X =1
A+ B+ C +
001
110
011
110
101
110
110
XXX
Z
0
0
0
0
0
1
1
X
Entonces, las ecuaciones de excitacin y de salida son:

JA = CX + BC
KA = C X
JB = CX + A C
KB = A X
JC = A X + B X
KC = 1
Z = AB + AC
La figura 12.3 muestra una posible implementacin usando slo compuertas NAND.
Reduccin de estados equivalentes

12.11 Disee un circuito secuencial sincrnico que reciba una entrada binaria
X y que tenga una salida binaria Z. Este circuito debe tener salida Z = 1
si los 4 ltimos bits recibidos son un dgito vlido en cdigo Reflejado
Exceso-3.
No considere posibles traslapos.
Indique su asignacin de variables secundarias.
Demuestre que su diagrama de estados utiliza el mnimo nmero
posible de estados.
99
1
Reloj
Q
K Q
K Q
K Q
Figura 12.3: Implementacin usando NANDs, ejercicio 12.10
Indique en su diagrama de estados todas las transiciones de todos

los estados.
Realice el diseo utilizando flip-flops tipo SR.
Dibuje el circuito combinacional resultante.
Solucin
Una posible solucin utiliza 3 flip-flops SR para realizar el diagrama de
7 estados final. Las ecuaciones finales son:
SA = B CX + BCX
RA = C
SB = A CX
RB = C
SC = B CX + BCX
RC = B CX + BCX
Y = AB C + A BC X
Bibliografa
[1]
Peter Burger. Digital Design: A Practical Course. John Wiley & Sons, New
York, NY, 1988. ISBN 9780471612292.
[2]
Lewis Carroll. Las aventuras de Alicia en el pas de las maravillas. Clsicos Universales. AIMS International Edition, New York, NY, 2005. ISBN
9788489163430.
[3]
Luis Miguel Cuesta Garca, Antonio Jos Gil Padilla, and Fernando Remiro Domnguez. Electrnica digital. McGraw-Hill Interamericana, Madrid,
Espaa, 1st. edition, 1992. ISBN 9788476158432.
[4]
Milos Ercegovac and Toms Lang.

Digital Systems and Hardware/Firmware Algorithms. John Wiley & Sons, New York, NY, 1985. ISBN
9780471883937.
[5]
Thomas L. Floyd. Fundamentos de sistemas digitales. Pearson Educacin

S. A., Madrid, Espaa, 9th. edition, 2006. ISBN 9788483220856.
[6]
Daniel D. Gajski. Principios de diseo digital. Prentice-Hall Iberia, Madrid, Espaa, 1997. ISBN 9788483220047.
[7]
Carl Hamacher, Zvonko Vranesic, and Safwat Zaky. Organizacin de

Computadores. McGraw-Hill Interamericana, Madrid, Espaa, 5ta. edition, 2003. ISBN 9788448139513.
[8]
John P. Hayes. Introduccin al diseo lgico digital. Addison-Wesley Iberoamericana, Buenos Aires, Argentina, 1996. ISBN 9780201625905.
[9]
Antonio Lloris Ruiz, Alberto Prieto Espinoza, and Luis Parrilla Roure.
Sistemas digitales. Mc-Graw Hill Interamericana de Espaa, Madrid, Espaa, 2003. ISBN 9788448121464.
[10] Enrique Mandado Prez and Yago Mandado Rodrguez. Sistemas electrnicos digitales. Marcombo, Barcelona, Espaa, 9th. edition, 2008. ISBN
9789701513040.
100
Bibliografa
101
[11] M. Morris Mano and Charles R. Kime. Fundamentos de diseo lgico y

de computadoras. Pearson Educacin S. A., Madrid, Espaa, 3rd. edition,
2005. ISBN 9788420543994.
[12] Alan B. Marcovitz. Introduction to Logic and Computer Design. McGrawHill, Boston, MA, 2008. ISBN 9780073529493.
[13] Hans H. Rautenberg. Diseo de circuitos digitales. Universidad de Concepcin, Concepcin, Chile, 3rd. edition, 2005. ISBN 9789568029661.
[14] Charles H. Roth, Jr. Fundamentos de diseo lgico. Thomson Learning,
Ciudad de Mxico, Mxico, 5th. edition, 2005. ISBN 9788497322867.
[15] Ronald J. Tocci. Sistemas digitales: Principios y aplicaciones. Prentice-Hall
Hispanoamericana, Ciudad de Mxico, Mxico, 6th. edition, 1996. ISBN
9789688807378.
[16] Roger L. Tokheim. Principios digitales. McGraw-Hill Interamericana, Madrid, Espaa, 3rd. edition, 1992. ISBN 9780070650503.

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Ejercicios resueltos y planteados

Depto. Ing. Elctrica

5 Minimizacin de funciones mediante mapas de Karnaugh

6 Los mtodos de Quine-McCluskey y Petrick

7 Diseo de circuitos combinacionales

11 Anlisis de circuitos secuenciales sincrnicos

12 Diseo de circuitos secuenciales sincrnicos

1.2 Convierta los siguientes nmeros a octal y a hexadecimal

Captulo 1: Sistemas numricos

1.3 Convierta los siguientes nmeros a hexadecimal y luego a binario.

Captulo 1: Sistemas numricos

1.9 Deduzca un esquema para convertir directamente nmeros en base 3

Captulo 1: Sistemas numricos

1.13 Calcule el valor de la base x si se sabe de 123x = 1111001102 .

Aritmtica en bases distintas a 10

Captulo 1: Sistemas numricos

Estas operaciones aritmticas tienen sentido si se consideran en bases

1.20 Realice las siguientes operaciones:

e) 10110112 XOR 11011012

f ) 1001112 NEXOR 1011012

c) 10110112 AND 11011012

g) 110010112 XOR 010100112

h) 1110102 NEXOR 1001102

1.21 Determine la incgnita X3 en la ecuacin 10100102 + X3 = 21024 .

Captulo 1: Sistemas numricos

1.24 Sea X = 5338 , y Y = 2348 . Calcule X + Y , X Y , X Y y X/Y usando la

Representacin mdulo-signo y complemento a 2

Captulo 1: Sistemas numricos

1.29 Un computador tiene una longitud de palabra de 8 bits (incluyendo el

Captulo 1: Sistemas numricos

1.30 Realice las siguientes restas usando complemento a 2. Luego, verifique

1.31 Realice las siguientes restas sumando el complemento. Indique cundo

Captulo 1: Sistemas numricos

c) El resultado correcto es 7. No hay rebalses.

2.2 Construya una tabla para el cdigo ponderado BCD4321 y escriba el

2.3 Es posible construir el cdigo ponderado BCD5311? Si es as, indique la

2.4 Es posible construir el cdigo ponderado BCD6411? Si es as, indique la

b) Un ejemplo de otro cdigo BCD tal que una de las ponderaciones

Cdigos detectores y correctores de errores

Captulo 3: lgebra Booleana

e) wxy + w x(yz + yz ) + x (zw + zy ) + z(x w + y x ) = xy + x z

Captulo 3: lgebra Booleana

3.7 Verifique que, si ab + [b + b (a + bc)] = [a + a (ac + ab)](a + b ), entonces

Captulo 3: lgebra Booleana

3.12 Demuestre algebraicamente las siguientes expresiones, indicando para

Captulo 3: lgebra Booleana

a) G = (xy + xz) (x + yz)

Captulo 3: lgebra Booleana

b) Desarrollando el lado izquierdo de la igualdad, se tiene que ste

Por lo tanto, la operacin NAND no es asociativa.

Captulo 4: Funciones Booleanas

Captulo 4: Funciones Booleanas

m(1, 2, 4, 7, 8, 11, 13, 14)

Captulo 4: Funciones Booleanas

m(1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15)

m(0, 7, 11, 13, 14, 15)

m(0, 3, 5, 6, 9, 10, 12, 15)

Captulo 4: Funciones Booleanas

Captulo 4: Funciones Booleanas

Captulo 5: Minimizacin de funciones mediante mapas de

M (2, 3, 4, 5, 6, 7, 8, 10, 15)

b) F(A, B, C, D) = (A + B + C)(A + B + D)(A + C + D)

y Q(A, B, C, D) = ABD + B C D, use mapas de Karnaugh para encontrar