DEMULTIPLEXOR

Un multiplexor conecta una sola lnea de entrada a una de n lneas de salida, segn lo
determine un cdigo de seleccin de s bits, donde:
2
La figura mostrada a continuacin es un diagrama funcional para un multiplexor 1 a n.

Utilizamos el cdigo de seleccin para generar un minitermino de s variables; despus, ese

minitermino enva el dato de entrada a travs de una compuerta hacia la terminal de salida
adecuada. La figura siguiente tiene un ejemplo especfico.

Este distribuidor de datos 1 a 4 tiene la seal de activacin (E) que controla la operacin del
circuito. Cuando E es 1, el circuito puede operar. As podemos describir el funcionamiento de
este dispositivo como.
= ( )
Donde D es la seal de entrada que debe distribuirse a la n lneas de salida. Entonces se ve
que.

=
1
2

Si especificados que:
1. Las entradas (D, C, B, A) del cdigo de seleccin del 74154 generan los .
2. G2 en complemento de la seal de activacin (E)
Entonces usaremos el multiplexor de 1 a 8 con tres canales de seleccin cuyo diagrama es el
siguiente:

Usando este demultiplexor cuyo integrado es el 74LS137

I PARTE :
Sea = (1,3,11,13,21,23,25,31) + (5,19,27). Implemente esta funcin con un nico
demultiplexor 1:8 una puerta NAND de cocho entradas y puertas NAND de dos
estradas.

Solucin:
Realizando la construccin de la tabla siguiente:

= (1,3,11,13,21,23,25,31) + (5,19,27)

E
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1

D
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

C
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

B
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

A
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

F
0
1
0
1
0
X
0
0
0
0
0
1
0
1
0
0
0
0
0
X
0
1
0
1
0
1
0
X
0
0
0
1

Y el circuito diseado en proteus es el siguiente:

El flip-flop J-K disparado por flanco

El flip-flop J-Kes verstil y es uno de los tipos de flip-flop ms ampliamente utilizado. El
funcionamiento del flip-flop J-K es idntico al del flip-flop S-R en las condiciones de operacin
SET, RESET y de permanencia de estado (no cambio). La diferencia est en que el flip-flop J-K
no tiene condiciones no vlidas como ocurre en el S-R.
La Figura mostrada a continuacin muestra la lgica interna de un flip-flop J-K disparado por
flanco positivo.

Observe que se diferencia del flip-flop S-R disparado por flanco en que la salida Q se
realimenta a la entrada de la puerta G2, y la salida se realimenta a la entrada de la puerta G1.
Las dos entradas de control se denominan Jy K, en honor a Jack Kilby, quien invent el circuito
integrado. Un flip-flop J-K puede ser tambin del tipo disparado por flanco negativo, en cuyo
caso, la entrada de reloj se invierte.
Supongamos que el flip-flop de la Figura mostrada a continuacin se encuentra en estado
RESET y que la entrada Jest a nivel ALTO y la entrada Kest a nivel BAJO.

Cuando se produce un impulso de reloj, pasa un pico correspondiente al flanco anterior,

indicado por , a travs de la puerta G1, ya que est a nivel ALTO y Jtambin est a nivel
ALTO. Esto origina que la parte latch del flip-flop cambie al estado SET. El flip-flop ahora est
en estado SET.

II PARTE
Disear un circuito BCD a 7 segmentos para que muestre en la pantalla lo siguiente:
. Los dos displays deben prender a la vez
. En el display 1. Adems se debe cumplir que cuando ocurra un entrada una entrada invlida
se apaguen los dos displays simultneamente. (Ctodo comn y nodo comn).
Display 1
Ctodo Comn

Display 2
nodo Comn

Solucin:
Primero se disea un circuito contador de 0 a 9 asncrono con flip flop jk

Luego se constuye un decodificador para mostrar en el display 2 la secuencia pedida.

Cuyas reducciones por mapas de karnaugh se muestran a continuacin

A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

a
1
0
1
0
1
1
0
0
0
0
X
X
X
X
X
X

b
1
0
0
1
0
0
1
1
0
0
X
X
X
X
X
X

c
1
1
0
1
0
0
1
1
0
1
X
X
X
X
X
X

d
0
1
1
1
1
0
0
1
1
0
X
X
X
X
X
X

e
1
1
1
1
1
1
1
1
1
1
X
X
X
X
X
X

f
1
1
1
0
1
1
1
0
1
0
X
X
X
X
X
X

+
= ( + )

g
1
1
0
1
1
1
1
0
0
1
X
X
X
X
X
X

1
1
1
1

X
X
X
X

1
X
X

1
1
1
1

1
1
1
1

X
X
X
X

El circuito se muestra a continuacin:

=1
1
1
X
X

X
X
X
X

X
X

+ ( + )
=

1
1

X
X
X
X

1
1

X
X

= + ( + ) +
1
1
1

= + ( + ) +

1
1

+
=
1
1

1
1

X
X
X
X

X
X
X
X

1
1

1
X
X

= +
1
X
X

1
1
1

1
1
1

X
X
X
X

1
X
X