CUESTIONARIO PREVIO

1. Explicar el concepto de paridad par y paridad impar.

Un bit de paridad es un dgito binario que indica si el nmero de bits con un
valor de 1 en un conjunto de bits es par o impar. Los bits de paridad
conforman el mtodo de deteccin de errores ms simple.
En el caso de la paridad par, se cuentan el nmero de unos. Si el total es
impar, el bit de paridad se establece en uno y por tanto la suma del total
anterior con este bit de paridad, dara par. Si el conteo de bits uno es par,
entonces el bit de paridad(par) se deja en 0, pues ya es par.
En el caso de la paridad impar, la situacin es la contraria. Se suman los
bits cuyo valor es uno, si da un nmero impar de bits, entonces el bit de
paridad(impar) es cero. Y si la suma de los bits cuyo valor es uno es par,
entonces el bit de paridad(impar) se establece en uno, haciendo impar la
cuenta total de bits uno.

7 bits de datos

byte con bit de paridad

par

impar

0000000

00000000

00000001

1010001

10100011

10100010

1101001

11010010

11010011

1111111

11111111

11111110

2. Explique el funcionamiento del multiplexor 74LS151.

Este multiplexor tiene una entrada de habilitacin E
la salida normal como la invertida. Cuando

y proporciona tanto

E=0 , las entradas de

seleccin S2, S1, S0 seleccionarn una entrada de datos (de I0 a I7) para

que pasen a la salida Z. Cuando

E=1

el multiplexor se deshabilita, de

manera que Z = O sin importar el cdigo de entrada de seleccin.

3. Explique el funcionamiento del demultiplexor 74LS138.

El circuito integrado 74138 es un circuito integrado que tiene la funcin

de decodificador / demultiplexor binario de 3 bits.
Con las tres entradas que posee el circuito podemos realizar 8
combinaciones diferentes, de 000 a 111 que nos activaran una de las
salidas Yn.
Este circuito integrado se utiliza mucho para seleccionar memorias y
perifricos

en

el

espacio

de

memoria

de

los

sistemas

con

microprocesadores.
La habilitacin del 74138 se activa slo cuando se cumple la siguiente
ecuacin de las patillas de entrada.
E=G 1G2 AG2 B
La relacin de pines de este integrado es la siguiente:
o A, B, C: Entradas de seleccin, segn la combinacin binaria que
coloquemos tendremos activada la salida Yn correspondiente.
o G1, G2 A , G2 B : Entradas de validacin, la primera activa a
nivel alto y las dos siguientes a nivel bajo, si no cumplimos estas
condiciones el decodificador no funcionara.
o Y0, Y1, Y2, Y3, Y4, Y5, Y6, Y7, Y8: Salidas del decodificador
activas a nivel bajo (0V), solo puede haber una activa a nivel bajo.

OUTPU
T

INPUT
C

G1

G2 A

G2 B

Yn=L

4. Explique el funcionamiento del 74LS280 como:

a) Comprobador de paridad.
b) Generador de paridad.
Este integrado es un circuito con 9 entradas y dos salidas que corresponden
a los bits de paridad par (EVEN) e impar (ODD). De las 9 entradas, 8 se
utilizan para el dato que se recibe. La novena entrada (I) se va a configurar
para que el integrado opere como comprobador o generador de paridad.

Operando como comprobador de paridad.

La entrada I es usada para introducir el bit de paridad asociado al dato
transmitido.

N de unos A - H

EVEN

ODD

Par

Impar

Par

Impar

Operando como generador de paridad.

La entrada I es puesta a un nivel lgico conveniente a nuestra
necesidad.
GENERADO
R
PAR

IMPAR

N de unos A - H

EVEN

ODD

Par

Impar

Par

Impar

5. Explique el funcionamiento del circuito experimental. Describir de forma

general cmo probaramos el Sistema de transmisin de datos del
experimento y especificar un mtodo de introduccin de errores de paridad.

6. Presente sus circuitos de simulacin.

BIBLIOGRAFA
ARIAS, Jagoba. Electrnica digital. revisado en su versin digital el da 13 de
junio del 2016, desde https://books.google.com.pe/books?
id=FLoQI6to_R4C&pg=PA94&lpg=PA94&dq=74ls280&source=bl&ots=YZDOgp
vy0d&sig=IbrchpuFXjAyyH28Tp4gQn_f6yY&hl=es419&sa=X&ved=0ahUKEwjb3fS8h6bNAhWE4SYKHZxEDZoQ6AEIWDAM#v=o
nepage&q=74ls280&f=false
TOCCI Ronald. Et Al. (2007). Sistemas digitales. Principios y aplicaciones. Ed.
Pearson Educacin. Ed. 10. Mxico.
WIKIPEDIA. Bit de paridad. Revisado el da 12 de junio del 2016, desde
https://es.wikipedia.org/wiki/Bit_de_paridad