Entrada/sada

Jefferson Fontinele da Silva

Ci
encia e Tecnologia
Universidade Federal do Maranh
ao - UFMA/Campus Balsas

12 de dezembro de 2015

Jefferson Fontinele (UFMA)

E/S

12 de dezembro de 2015

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Problemas de entrada/sada

Grande variedade de perifericos:

I
I
I

Entregando diferentes quantidades de dados.

Em velocidades diferentes.
Em formatos diferentes.

Todos mais lentos que CPU e RAM.

Precisa de modulos de E/S.

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Modulo de entrada/sada

Interface com CPU e mem

oria.
Interface com um ou mais perifericos.

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Modelo generico de modulo de E/S

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Dispositivos externos

Legveis ao ser humano:

I

Monitor, impressora, teclado.

Legveis `a maquina:
I

Monitoracao e controle.

Comunicacao:
I
I

Modem.
Placa de interface de rede (NIC).

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Diagrama em blocos de um dispositivo externo

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Funcao do modulo de E/S

Controle e temporizacao.
Comunicacao com CPU.
Comunicacao com dispositivo.
Buffering de dados.
Deteccao de erro.

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Etapas da E/S

CPU verifica estado do dispositivo do m

odulo de E/S.
Modulo de E/S retorna o estado.
Se estiver pronto, CPU solicita transferencia de dados.
Modulo de E/S recebe dados do dispositivo.
Modulo de E/S transfere dados `a CPU.
Variacoes para sada, DMA etc.

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Diagrama do modulo de E/S

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Decisoes do modulo de E/S

Ocultar ou revelar propriedades do dispositivo `a CPU.

Admitir dispositivo m
ultiplo ou u
nico.
Controlar funcoes do dispositivo ou sair para CPU.
Tambem decisoes do SO.
I

P.e., Unix trata de tudo o que pode como arquivo.

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Tecnicas de E/S

Programada.
Controlada por interface.
Acesso direto `a mem
oria (DMA).

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E/S programada

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E/S programada

CPU tem controle direto sobre E/S:

I
I
I

Conhecendo o estado.
Comandos de leitura/escrita.
Transferindo dados.

CPU espera que modulo de E/S termine a operacao.

Desperdica tempo de CPU.

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E/S programada * detalhe

CPU solicita operacao de E/S.

Modulo de E/S realiza operacao.
Modulo de E/S define bits de estado.
CPU verifica bits de estado periodicamente.
Modulo de E/S nao informa `a CPU diretamente.
Modulo de E/S nao interrompe CPU.
CPU pode esperar ou voltar mais tarde.

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Comandos de E/S

CPU emite endereco:

I

Identifica m
odulo (& disp. se >1 por m
odulo).

CPU emite comando:

I

Controle - dizendo ao m
odulo o que fazer.
F

Teste - verifica estado:

F

P.e., girar disco

P.e., alimentado? Erro?

Leitura/escrita:
F

M
odulo transfere dados via buffer de/para dispositivo.

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Enderecando dispositivos de E/S

Sob E/S programada a transferencia de dados e muito semelhante ao

acesso `a memoria (ponto de vista da CPU).
Cada dispositivo recebe identificador exclusivo.
Comandos da CPU contem identificador (endereco).

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Mapeamento de E/S

E/S mapeada na mem

oria:
I
I
I

Dispositivos e mem
oria compartilham um espaco de enderecos comum.
E/S se parece com leitura/escrita na mem
oria.
Nenhum comando especial para E/S.
F

Grande selec
ao disponvel de comandos de acesso `
a mem
oria.

E/S independente:
I
I
I

Espacos de enderecos separados.

Precisa de linhas de selecao de E/S ou mem
oria.
Comandos especiais para E/S.
F

Conjunto limitado.

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E/S mapeada na memoria e independente

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E/S controlada por interrupcao

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E/S controlada por interrupcao

Contorna problema de espera da CPU.

Sem verificacao de dispositivo repetida da CPU.
Modulo de E/S interrompe quando estiver pronto.

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E/S controlada por interrupcao Operacao basica

CPU emite comando de leitura.

Modulo de E/S recebe dados do periferico enquanto CPU faz outro
trabalho.
Modulo de E/S interrompe CPU.
CPU solicita dados.
Modulo de E/S transfere dados.

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Processamento de interrupcao simples

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Ponto de vista da CPU

Emite comando de leitura.

Realiza outro trabalho.
Verifica interrupcao ao final de cada ciclo de instrucao.
Se interrompida:
I
I

Salva contexto (registradores).

Processa interrupcao.
F

Busca dados & armazena.

Ver notas do sistema operacional.

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Mudancas na memoria e registradores para uma

interrupcao

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Aspectos de projeto

Como identificar o m
odulo que emite a interrupcao?
Como lidar com interrupc
oes m
ultiplas?
I

Ou seja, um tratador de interrupcao sendo interrompido.

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Identificando modulo que interrompe

Linha diferente para cada m
odulo:
I
I

PC.
Limita n
umero de dispositivos.

Verificacao por software:

I
I

CPU verifica cada m

odulo por vez.
Lento.

Daisy chain ou verificacao por hardware.

I
I
I

Interrupt Acknowledge enviado por uma cadeia.

M
odulo responsavel coloca vetor no barramento.
CPU usa vetor para identificar rotina do tratador.

Arbitracao de barramento:
I

M
odulo deve reivindicar o barramento antes que possa causar uma
interrupcao.
P.e., PCI & SCSI.

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Multiplas interrupcoes

Cada linha de interrupcao tem uma prioridade.

Linhas com prioridade mais alta podem interromper linhas com
prioridade mais baixa.
Com bus mastering, s
o o mestre atual pode interromper.

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Acesso direto `a memoria

E/S controlada por interrupcao e programada exige intervencao ativa

da CPU.
I
I

Taxa de transferencia e limitada.

CPU fica amarrada.

DMA e a resposta.

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Funcao do DMA

Modulo adicional (hardware) no barramento.

Controlador de DMA toma o comando da CPU para E/S.

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Diagrama tpico do modulo de DMA

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Operacao do DMA

CPU diz ao controlador de DMA:

I
I
I
I

Leitura/escrita.
Endereco do dispositivo.
Endereco inicial do bloco de mem
oria para dados.
Quantidade de dados a serem transferidos.

CPU prossegue com outro trabalho.

Controlador de DMA lida com transferencia.
Controlador de DMA envia interrupcao quando terminar.

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Transferencia de DMA

Roubo de ciclo
Controlador de DMA assume o barramento por um ciclo.
Transferencia de uma palavra de dados.
Nao uma interrupcao.
I

CPU nao troca de contexto.

CPU suspensa logo antes de acessar o barramento.

I

Ou seja, antes de uma busca de operando ou dados ou uma escrita de

dados.

Atrasa a CPU, mas nao tanto quanto a CPU fazendo transferencia.

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DMA e pontos de interrupcao durante um ciclo de

instrucao

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Configuracoes de DMA

Unico
barramento, controle de DMA separado.
Cada transferencia usa barramento duas vezes.
I

E/S para DMA, depois DMA para mem

oria.

CPU e suspensa duas vezes.

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Unico
barramento, controlador de DMA integrado.

Controlador pode aceitar mais de um dispositivo.

Cada transferencia usa barramento uma vez.
I

DMA para mem

oria.

CPU e suspensa uma vez.

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Barramento de E/S separado.

Barramento aceita todos dispositivos habilitados para DMA.

Cada transferencia usa barramento uma vez.
I

DMA para mem

oria.

CPU e suspensa uma vez.

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Canais de E/S

Dispositivos de E/S se tornam mais sofisticados.

P.e., placas graficas 3D.
CPU instrui controlador de E/S a realizar transferencia.
Controlador de E/S realiza transferencia inteira.
Melhora velocidade.
I
I

Retira carga da CPU.

Processador dedicado e mais rapido.

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