Академический Документы
Профессиональный Документы
Культура Документы
[NOMBRE DE LA EMPRESA]
RELOJ DIGITAL EN
INTEGRANTES:
Tafur Gutirrez
Alvaro
Len Rafael Fran
Pisfil Fuentes Jess
INDICE:
CAPITULO 1: ANTECEDENTES Y PROPSITOS
1.1. Introduccin
1.2.
Objetivos
1.2.1. Objetivo principal
2
2
2
3
5
2.1.2. Contadores
11
13
13
14
16
21
21
22
3.3. HH:
Horas
3.4. Ajuste de hora
23
26
24
32
4.1. Simulacin plano circuital usando Proteus
33
4.2 . Simulacin VHDL usando Quatus2
34
37
CAPITULO 1: INTRODUCCION
En los tiempos actuales es masiva la utilizacin de
Sistemas Digitales ya que proporcionan una serie de
ventajas con respecto a la electrnica analgica, y ha sido
utilizada incluso en dispositivos pequeos como un reloj,
el cual ha pasado del uso de las manecillas para la
indicacin de la hora a proporcionar una visualizacin
numrica de la misma gracias a la electrnica digital.
El reloj digital es un proyecto ampliamente conocido
y realizado en cursos bsicos de sistemas digitales, con
este proyecto se pretende demostrar todo lo aprendido
en dicho curso.
La bibliografa que se puede encontrar sobre este
tema es extensa, el aadido de este trabajo es que aparte
de disear el reloj con circuitos integrados comunes, se
utiliza la descripcin de hardware para describir nuestro
reloj digital.
1.1.
OBJETIVOS
1.1.1.
OBJETIVO PRINCIPAL
Diseo e implementacin de un
utilizando
componentes
digitales
descripcin de este, utilizando VHDL.
1.1.2.
Reloj digital
bsicos
y
OBJETIVOS SECUNDARIOS
1.2.
METODOLOGA
2.1.
B
20
B
10
B
0
0
B
3
0
Display
7
segmentos
b
c d e f
0 0
0 1
1 0
Decim
al
Binario
4bits
0 0
0 1
0 0
0 0
0 1
0 0
0 0
10
X X
11
X X
12
X X
13
X X
14
X X
15
X X
2.1.2.
CONTADORES
t1 0.693 R1 R2 C
t2 0.693 R2 C
1
f
0.693 C R1 2R2
2.3.
DESCRIPCIN DE HARDWARE
2.3.1. VHDL
VHDL es un lenguaje de descripcin de circuitos
electrnicos digitales que utiliza distintos niveles de
abstraccin. El significado por sus siglas VHDL es
VHSIC (Very High Speed Integrated Circuits) Hardware
Description Language. Esto significa que VHDL permite
acelerar el proceso de diseo.
VHDL no es un lenguaje de programacin, por ello
conocer su sintaxis no implica necesariamente saber
disear con l. VHDL es un lenguaje de descripcin de
hardware genrico, que permite describir circuitos
sncronos y asncronos. Para realizar esto debemos:
Pensar en puertas y biestables, no
variables ni funciones.
Evitar
bucles
condicionados.
combinacionales
en
relojes
i)
IDENTIFICADORES.
CONSTANT. Los objetos de esta clase tienen un valor
inicial que es asignado de forma previa a la
simulacin y que no puede ser modificado durante
sta.
o constant identificador: tipo:= valor;
VARIABLE. Los objetos de esta clase contienen un
nico valor que puede ser cambiado durante la
simulacin con una sentencia de asignacin. Las
variables generalmente se utilizan como ndices,
principalmente en instrucciones de bucle, o para
tomar valores que permitan modelar componentes.
Las variables NO representan conexiones o estados
de memoria.
o variable identificador: tipo [:= valor];
SIGNAL. Los objetos de esta clase contienen una
lista de valores que incluye el valor actual y un
conjunto
de
valores
futuros.
Las
seales
representan elementos de memoria o conexiones y
si pueden ser sintetizadas.
Los puertos de una entidad son implcitamente
declarados como seales en el momento de la
declaracin, ya que estos representan conexiones.
Tambin pueden ser declaradas en la arquitectura
antes del BEGIN, lo cual nos permite realizar
conexiones entre diferentes mdulos.
o signal identificador: tipo;
VHDL permite utilizar tipos predefinidos, as como otros
definidos por el usuario.
BIT 0, 1
BIT_VECTOR (range*)
BOOLEAN TRUE, FALSE
CHARACTER {ascii}
STRING {ascii}
SEVERITY_LEVEL {WARNING, ERROR, FALURE}
INTEGER range*
NATURAL range*
POSITIVE range*
REAL range*
TIME
*(range: n_min TO n_max; n_max DOWNTO n_min)
OPERADORES.
Un operador nos permite construir diferentes tipos
ii)
ENTIDADES (ENTITY)
Una entidad es la abstraccin de un circuito, ya
sea desde un complejo sistema electrnico hasta una
simple compuerta lgica. La entidad nicamente
describe la forma externa del circuito, aqu se
enumeran las entradas y las salidas del diseo.
Una entidad es anloga a un smbolo esquemtico
de los diagramas electrnicos, el cual describe las
conexiones del dispositivo hacia el resto del diseo. Lo
siguiente muestra un ejemplo de su contenido:
Define externamente al circuito o subcircuito.
Nombre y nmero de puertos, tipos de datos de
entrada y salida.
2
Ejemplo de Entity
entity F is
port (A, B: in bit; Y out bit);
end F;
entity nombre is
generic (cte1: tipo := valor1; cte2: tipo:= valor
2; );
port (entrada1, entrada2, : in tipo;
salida1, salida2, : out tipo;
puertoi : modo tipo);
end nombre;
ARQUITECTURA (ARCHITECTURE).
Los pares de entidades y arquitecturas se utilizan
para representar la descripcin completa de un diseo.
Una arquitectura describe el funcionamiento de la
entidad a la que hace referencia. Si una entidad la
asociamos con una caja en la que se enumeran las
interfaces de conexin hacia el exterior, entonces la
arquitectura representa la estructura interna de esa caja.
Sus principales funciones son:
1.
Define internamente el circuito.
2.
Seales internas, funciones, procedimientos,
constantes
3.
La descripcin de la arquitectura puede ser
estructural o por comportamiento.
Lo siguiente muestra un ejemplo de su contenido:
architecture arch_name of entity_name is
declaraciones de la arquitectura
tipos
seales
components
begin
cdigo de descripcin
instrucciones concurrentes
ecuaciones booleanes
process begin
cdigo de descripcin
end process;
end arch_name;
2
case expresin is
when alternativa_l => ... instrucciones
secuenciales
when alternativa_n => ... -- instrucciones
secuenciales
when others => ... -- instrucciones
secuenciales
end case;
FOR LOOP solo son aplicables dentro de un
process
for loop_var in range loop
... -- instrucciones secuenciales
end loop;
WHILE LOOP solo son aplicables dentro de un
process
while condicin loop
... -- instrucciones secuenciales
end loop;
WHEN ELSE
Signal_name <= valor_1 when condicin1 else
valor_2 when condicin2 else
...
valor_i when condicini else
otro_valor;
WITH SELECT WHEN
with identificador select
Signal_name <= valor_1 when
valor_identificador1,
valor_2 when valor_identificador2,
...
valor_i when valor_identificadori,
otro_valor when others;
3.1.
SS: SEGUNDOS
3.2.
MM: MINUTOS
3.3.
HH: HORAS
3.4.
AJUSTE DE HORA
3.5.
DESCRIPCIN VHDL
Capitulo 4: simulaciones
4.1 Anlisis diagrama de tiempos de los clock del circuito
SIMULACION EN PROTEUS
0 0
0 1
1 0
0 0
0 1
0 0
0 0
0 1
0 0
0 0
digital.
0
1
0
1
1
1
0
1
0
1
0
1
1
1
0
0
0
1
0
0
1
1
0
0
0
0
0
1
0
0
1
79
18
6
76
36
96
15
0
4
Hex2:
Hex3:
Hex4:
Hex5:
SEGMENTO , AJUSTANDO
HORAS Y MINUTOS