3tema 03 PDF

Sistemas
Digitales
Tema 3. Circuitos Lgicos Combinacionales
Digital Design and Computer Architecture (Harris & Harris). Chapter 1 (1.5 - 1.7) / Chapter 2 (2.1 - 2.9)
Pablo Abad
Pablo Prieto Torralbo
Departamento de Ingeniera
Inform2ca y Electrnica
Este tema se publica bajo Licencia:
Crea2ve Commons BY-NC-SA 4.0
ndice
Introduccin:
Denicin de CLC, Modelo matem2co.

Del transistor a la puerta lgica.
Puertas Lgicas.
CLCs jerrquicos.
Anlisis Temporal:
Tiempo de propagacin.
Glitches.
lgebra de conmutacin:
Axiomas y teoremas.
Expresiones/Circuitos equivalentes.
Anlisis y Sntesis:
Suma de Minterms.
Decodicador + OR.
ROM.
Tema 3: Circuitos Lgicos Combinacionales
Introduccin
Circuito Lgico Combinacional (CLC):
Denicin: circuito encargado de procesar (transformar) las seales
binarias (informacin digital).
Se puede representar como una caja negra (abstraccin) con los
siguientes componentes:
Una ms entradas (seales binarias).

Una ms salidas (seales binarias).
Funcionalidad describiendo la relacin entre entradas y salidas.
Timing: determina el retraso entre el cambio de una entrada y la respuesta
de una salida.
x0(t)
x1(t)
x2(t)
CLC
w0(t)
w0(t) = f (x2(t), x1(t), x0(t))
w1(t)
w1(t) = g (x2(t), x1(t), x0(t))
* x0, x1, x2, w1 y w2 son seales

elctricas binarias nicamente
con dos posibles valores: 0 y 1
vol[o (1980: 5 v.; 2011: 1 v).
Introduccin
Un ejemplo concreto:
w(t) = F (x(t), y(t))
x(t)
F
w(t)
y(t)
Formulacin exhaus[va
y(t)
0 v
0 v
1 v
1 v
X(t)
0 v
1 v
0 v
1 v
W(t)
0 v
1 v
0 v
0 v
x(t)
t
y(t)
Respuesta instantnea
w(t)
t
Introduccin
Modelado Matem2co.
Seales elctricas binarias
x(t), y(t), w(t)
x(t)
x
F
w(t)
y(t)
w(t) = F (x(t), y(t))

Formulacin exhaus[va
y(t)
0 v
0 v
1 v
1 v
Variables Lgicas
x, y, w {0,1}
X(t)
0 v
1 v
0 v
1 v
W(t)
0 v
1 v
0 v
0 v
w = F (x, y) func. lgica

Tabla de Verdad
x
0
0
1
1
y
0
1
0
1
w
0
1
0
0
5
Introduccin
Del Transistor a la Puerta Lgica:
El transistor fue inventado en 1947 por tres dsicos
Americanos (John Bardeen, William Shockley,
Walter Bragain) en los laboratorios de Bell
Telephone. Ganaron el premio Nobel de dsica en
1956 por su hallazgo.
Esto hizo posible, en 1958, la fabricacin del primer
circuito integrado por Jack Kilby en Texas
Instruments (1971, primer microprocesador
comercial, Intel 4004).
Sin lugar a dudas, estos son algunos de los hechos
ms relevantes en electrnica en el siglo XX.
Introduccin
Un poco de Fsica:
Para entender cmo funciona un transistor, tendremos que descender
hasta el tomo (casi).
Lo haremos de manera informal (lenguaje coloquial).
Los expertos (Fundamentos Fsicos, Tema 5) arrojarn mucha ms luz sobre
todo esto.
Orden lgico (cronolgico): Fundam. Fsicos -> Sistemas Digitales.
Introduccin
El Transistor:
Disposi2vo electrnico que conmuta entre aislante y conductor al aplicar un
nivel de tensin en uno de sus terminales (puerta).
Esquema Bsico:
Drain
Acta como un circuito cerrado

(conduce) entre Drenador y Fuente si se
aplica una tensin posi2va en la Puerta.
Gate
Source
Dos 2pos bsicos (hay ms):

Transistor Bipolar (BJT): U2lizado mpliamente en electrnica analgica.
Transistor de Efecto de Campo (FET, MOSFET, MOS): empleado en electrnica digital (ICs).
Introduccin
Semiconductores:
Los transistores MOS se construyen de Silicio, un material Semiconductor.
Cristal de Silicio
e-
e-
e-
Si
e-
e-
e- e-
e-
Si
e-
e- e-
e-
e-
e-
e-
Si
e-
e- e-
e- e-
Si
e-
Si
As
Si
e-
e- e-
e-
e-
e-
e-
e-
e- e-
h+
e-
e-
Si
Si
e-
e- e-
e-
e-
e-
Si
El silicio no es conductor, ya que todos sus

electrones de l2mo nivel forman enlaces
(no hay e- libres).
Dopado: Se aaden impurezas al silicio. Si
aadimos As (grupo V), aparecen e- que no
forman enlaces, y se mueven libremente.
Este 2po de dopantes se denominan !po-n.
e-
e-
Introduccin
Semiconductores:
Los transistores MOS se construyen de Silicio, un material Semiconductor.
Cristal de Silicio
e-
e-
e-
Si
e-
e-
e- e-
e-
Si
e- e-
e-
Si
e-
e-
e- e-
e-
e-
e- e-
Si
B
e-
Si
Si
e-
e- e-
e-
e-
e- e-
h+
e-
e-
Si
Si
e-
e- e-
e-
e-
e-
Si
e-
e-
El silicio no es conductor, ya que todos sus

electrones de l2mo nivel forman enlaces
(no hay e- libres).
Dopado: Se aaden impurezas al silicio. Si
aadimos As (grupo V), aparecen e- que no
forman enlaces, y se mueven libremente.
Este 2po de dopantes se denominan !po-n.
Existen tambin los dopantes 2po-p (B,
grupo III), que generan huecos al tener
menos e- en el l2mo nivel.
10
Introduccin
Unin P-N, El Diodo:
La unin de un bloque de silicio !po-n (dopado con As) y uno !po-p se
conoce como diodo. La regin !po-p se denomna nodo y la !po-n ctodo.
Su caracters2ca principal es que conducen la corriente en un solo sen2do.
,po-p
h+
e- e-
e-
h+
h+
h+
h+
e- e-
e-
Mismo potencial
elctrico que la batera
,po-n
h+
h+
e-
e-
e-
e-
e-
e-
e-
-
e-
e-
e- e-
e-
e-
e-
POLARIZACIN DIRECTA
h+
h+ h+
- +
e-
e-
e-
e- e-
e- e-
h+
h+
h+
h+
e-
- +
POLARIZACIN INVERSA
11
Introduccin
El Condensador:
Componente elctrico capaz de almacenar energa mediante un campo
elctrico.
Formado por un par de supercies conductoras separadas por un aislante.
h+
e-
e-
aislante
conductor
h+
h+
e-
e-
e-
e-
h+
e- e-
e-
e-
cond uctor
e-
h+
e- e-
e-
e-
e- e-
e-
12
Introduccin
El Transistor MOS (Metal xido Semiconductor):
Unin P-N-P ( N-P-N) ms un condensador.
Formado por una puerta de polisilicio (antes metal), una capa de xido como
aislante y un substrato de silicio dopado. En el substrato, dos regiones
dopadas de forma complementaria se conectan a la fuente y al drenador.
Dependiendo del 2po de dopado del substrato, tenemos transistores 2po
nMOS (substrato 2po-p) pMOS (substrato 2po-n).
Vdd
gate
source
e- e-
e- e-
e- e- e- e- e-
channel
drain
n
substrate
gnd
Si no se aplica tensin en la puerta, la

unin n-p-n (doble diodo) no permi[r
que haya corriente entre source-drain.
Aplicando tensin (Vdd) los e- son
atrados hacia uno de los bordes del
condensador, creando un canal [po n
entre source y drain (conduce).
13
Introduccin
CMOS: [pos complementarios (nMOS y pMOS):
Los transistores 2po pMOS funcionan de forma complementaria a los nMOS.
pMOS conduce (entre source y drain) cuando no se aplica tensin en la
puerta. Al aplicar tensin, el circuito se abre.
source
gate
Gate
Drain
drain
substrate
Source
gnd
source
gate
Drain
drain
Gate
substrate
gnd
Source
0 Volts at Gate: OPEN

1 Volt at Gate: CLOSED
nMOS
0 Volts at Gate: CLOSED
1 Volt at Gate: OPEN
pMOS
14
Introduccin
Nuestra primera puerta lgica: Inversor CMOS:
Formada por un transistor 2po nMOS y otro 2po pMOS.
Invierte el valor de entrada en la salida.
VDD
VDD
VDD
OFF
A
0
ON
GND
GND
A
0
1
Y
1
0
ON
0
1
OFF
GND
15
Introduccin
Del transistor a la puerta lgica:
Todas las puertas lgicas con las que vamos a trabajar estn construidas
interconectando transistores 2po-n y 2po-p.
Los transistores tambin se u2lizan para formar otros componentes
Hardware, tales como las memorias RAM.
VDD
VDD
B
GND
GND
A
0
0
1
1
B Y
0
1
0
1
GND
16
Introduccin
Puertas Lgicas:
Son los circuitos combinacionales ms simples, con dos entradas y una
salida (exceptuando la puerta NOT).
Con 2 entradas, encontramos 16 posibles funciones lgicas ().
x
y
fi
w = fi(x, y)
X
0
0
1
1
Y
0
1
0
1
f15
1
1
1
1
f14
0
1
1
1
f13
1
0
1
1
f12
0
0
1
1
f11
1
1
0
1
f10
0
1
0
1
f9
1
0
0
1
or
x
w
y
w = x + y
x
y
f8
0
0
0
1
f7 f6 f5
1 0 1
1 1 0
1 1 1
0 0 0
xy x y
and nand xor

w
w = x y
f4
0
0
1
0
f3
1
1
0
0
f2
0
1
0
0
not
x
f1
1
0
0
0
x+y
nor
w
w = !x
*Cualquier circuito combinacional se puede implementar interconectando

adecuadamente puertas NOT, AND y OR (exclusivamente).
17
f0
0
0
0
0
Introduccin
Puertas Lgicas:
Nombre
NOT
AND
OR
Smbolo
x
y
x
y
Expresin
Lgica
Tabla de
Verdad
Explicacin
w = !x
x w
0 1
1 0
La salida es la inversa de la
entrada.
w = x y
x
0
0
1
1
y
0
1
0
1
w
0
0
0
1
La salida vale 1 cuando todas

las entradas valen 1 (La
salida vale 0 cuando alguna
entrada vale 0).
w = x + y
x
0
0
1
1
y
0
1
0
1
w
0
1
1
1
La salida vale 1 cuando

alguna entrada vale 1 (La
salida vale 0 cuando todas las
entradas valen 0).
18
Introduccin
Reglas de interconexin para puertas lgicas:
No conectar directamente salidas entre si.
No dejar entradas sueltas (sin valor).
1
0
1
1
?
1
0
?
incoherencia
?
indecisin
No ciclos.
0,1,0...
1,0,1...
inestabilidad
19
Introduccin
Puertas + Interconexin: Nuestro Primer CLC:
x
20
Introduccin
Puertas + Interconexin: Nuestro Primer CLC:
x
0
1
0 w
1
0
y
Anlisis Lgico: dado el esquema de

un circuito lgico combinacional
encontrar la tabla de verdad que
especica su funcionamiento.
x
0
0
1
1
y w
0 0
1
0
1
Completar
XOR: la salida vale 1 cuando hay un n-

mero impar de unos en las entradas.
21
Introduccin
Ejercicio:
Encontrar la tabla de verdad del siguiente CLC:
x
w0
w1
x
0
0
0
0
1
1
1
1
y
0
0
1
1
0
0
1
1
z w0 w1
0
1
0
1
0
1
0
1
22
Introduccin
Implementando CLCs grandes conectando CLCs ms pequeos
(un Sumador):
Un sumador con propagacin de acarreo que sume nmeros de n bits se
puede construir replicando n CLCs que realicen la suma de cada columna
de bits (estos CLCs se denominan Full Adders Fa).
Y
4
X
4
SUMADOR
(4 bits)
x3 x2 x1x 0
y3 x3
y2 x2
y1 x1
y0 x0
Fa
c s
Fa
c s
Fa
c s
Fa
c s
y3 y2 y1y 0
SUMADOR
(4 bits)
w3 w2 w1w
0
w3
w2
w1
w0
23
Introduccin
Implementando CLCs grandes conectando CLCs ms pequeos
(un Sumador):
A su vez, cada Full Adder se construye interconectando CLCs ms simples
llamados Half Adders.
Half Adder: CLC que codica en binario en nmero de unos en sus
entradas. Se construyen con 2 puertas lgicas (AND y XOR).
xi
yi
cin
Fa
c s
xi
yi
cin
Ha
c s
Ha
c s
24
ndice
Introduccin:

Puertas Lgicas.
CLCs jerrquicos.
Anlisis Temporal:
Glitches.
Axiomas y teoremas.
Anlisis y Sntesis:
Suma de Minterms.
Decodicador + OR.
ROM.
25
Anlisis Temporal
Completando el modelo de un CLC:
En los modelos empleados hasta ahora no hemos hablado de 2empo,
hemos considerado que la respuesta de un CLC es inmediata.
Los transistores (base de toda puerta lgica y por tanto de todo CLC)
funcionan como interruptores, pero tardan un 2empo en conmutar.
Vin
Vin
Vc
Vc
2me
26
Anlisis Temporal
Tiempo de Propagacin:
En un CLC real la respuesta no es inmediata.
Tiempo de propagacin de la entrada e a la salida s (Tpe-s): 2empo desde
que se produce un cambio en la entrada e hasta que la salida s se estabiliza
al valor que indica la tabla de verdad para la nueva combinacin de los
valores de entrada.
x(t)
x(t)
F
y(t)
y(t)
x
0
0
1
1
y
0
1
0
1
w(t)
w
0
1
0
0
t
w(t)
Tpy-w
Tpx-w
27
Anlisis Temporal
Puertas Lgicas, Modelo Completo:
Smbolo
Nombre
Not-1
And-2
Or-2
x
y
x
y
Exp Lgica
T. V.
w = !x
x w
0 1
1 0
TpNOT= 10 u.t.
w = x y
x
0
0
1
1
y
0
1
0
1
w
0
0
0
1
TpAND=20 u.t.
w = x + y
x
0
0
1
1
y
0
1
0
1
w
0
1
1
1
TpOR=20 u.t.
28
Anlisis Temporal
Clculo del Tiempo de Propagacin de un CLC:
Camino de la entrada x a la salida w: trayectoria (recorrido) de
x a w pasando por CLCs interconectados. Pueden exis2r
ml2ples caminos entre una misma entrada y salida.
Camino cr[co de la entrada x a la salida w: el camino ms
largo de x a w. La longitud se mide como la suma de los Tp de
cada entrada a cada salida de los CLCs atravesados por el
camino.
Tiempo de propagacin de x a w (Tpx-w): el 2empo del camino
cr2co de x a w.
Tiempo de propagacin de un CLC: el mayor de sus caminos
cr2cos (analizando todos los posibles pares entrada-salida).
z y x
a b c
CLC1
d e
f g
CLC2
h i
29
Anlisis Temporal
Ejemplo:
z y x
Dado el CLC de la gura, y el Tp de los caminos internos de los CLCs

que lo forman, calcular el camino cr2co de dicho circuito:
CLC1
a
c
b d
a b c
CLC1
d e
Tp
20 25
10 15
15 20
Tp c
Tp= 20
a 10 5
b
5 10
Paso 1: Determinar todos los pares entrada-salida.

Paso 2: Calcular el camino cr2co de cada par.
Paso 3: El camino cr2co del CLC es el mayor de los
calculados en el paso 2.
CLC2
e
g
h
f
f g
CLC2
h i
Tp g
a b c
CLC1
d e
f 13 4
P1: x-w, y-w, z-w
30
Anlisis Temporal
Ejemplo:
z y x
Paso 2: lo haremos solamente para el par x-w:

a b c
CLC1
d e
f g
CLC2
h i
A0
X
A1
A2
w
31
Anlisis Temporal
Ejemplo:
z y x
Paso 2: lo haremos solamente para el par x-w:

h
20
20
A1
A2
W 70
10
e
f g
CLC2
h i
A0
20
20
a b c
CLC1
d e
A2
W 45
20
c
h
15
d
20
10
20
f
i
20
A0
A1
A2
W 60
A1
A2
W 45
A2
20
20
A1
A2
W 75
32
Anlisis Temporal
Cronogramas:
Las seales de entada de un CLC sern seales digitales sncronas, que
variarn a medida que avance el 2empo.
Un cronograma nos permite representar la forma que adquirir la seal de
salida de un CLC en funcin de: las seales de entrada, la tabla de verdad y
el 2empo de propagacin de cada uno de sus componentes.
x y
f g
h i
x
t
y
t
w
10 11 12 13 14 15 16 17
33
x y
Anlisis Temporal
f g
h i
Cronogramas:
f g
CLC2
h i
f
0
0
1
1
Tp h I
f 2 1
g 1 3
g
0
1
0
1
h
0
1
0
0
I
0
0
1
0
t
y
t
h
t
i
t
w
Tp = 2
10 11 12 13 14 15 16 17
34
x y
Anlisis Temporal
f g
h i
Cronogramas:
f g
CLC2
h i
f
0
0
1
1
Tp h I
f 2 1
g 1 3
g
0
1
0
1
h
0
1
0
0
I
0
0
1
0
t
y
t
h
t
i
t
w
Tp = 2
10 11 12 13 14 15 16 17
35
Anlisis Temporal
y
1
Cronogramas: una curiosidad, los Glitches:
z
0
0
0
0
1
1
1
1
y
0
0
1
1
0
0
1
1
x w
0 0
1 0
0 0
1 1
0 1
1 1
0 0
1 1
a
2
!y
La salida w no
debe cambiar
La entrada y
cambia 1 0
Si hay dos caminos don dis2nto retardo de una misma entrada

a una misma salida, puede ocurrir que antes de que la salida se
estabilice al valor que indica la T.V. se produzcan pulsos
indeseados, conocidos como glitches.
a
b
t
1 2
3 4
6 7
8 9 10 11 12 13 14 15 16 17
36
Anlisis Temporal
Tiempo de propagacin y glitches, un problema a resolver!:
Si no tenemos en cuenta estos dos problemas, podemos considerar que la
seal de salida de un circuito es correcta cuando todava no lo es.
Consideraremos que la seal de salida es correcta pasado el 2empo de
propagacin del CLC (camino cr2co).
Cmo? Trabajaremos con circuitos secuenciales sncronos (prximo tema).
y
w
t
1
10
11
12
13
14
15
16
17
37
ndice
Introduccin:

Puertas Lgicas.
CLCs jerrquicos.
Anlisis Temporal:
Glitches.
Axiomas y teoremas.
Anlisis y Sntesis:
Suma de Minterms.
Decodicador + OR.
ROM.
38
lgebra de Conmutacin
Si queremos implementar cierta funcionalidad (qu hace) descrita
por una tabla de verdad, llegar a sinte2zar (generar) el circuito con
puertas Not, And y Or sin herramientas puede ser muy complejo.
lgebra de Boole (lgebra de Conmutacin): una herramienta
para el anlisis y sntesis de circuitos:
Denida por primera vez en 1854 por George Boole. En 1930, Claude
Shannon observ que las reglas de este lgebra eran aplicables al diseo de
circuitos de conmutacin.
39
Un lgebra est denida por:
Un conjunto de elementos K.
Un conjunto de operaciones que actan sobre los miembros de K y que
cumplen una serie de propiedades.
lgebra de Boole:
El conjunto K lo forman solo dos elementos {0,1}.
Tres operaciones (lgicas) {+,*,!} denidas sobre K:
Una operacin unaria (f(x)): Funcin de Negacin NOT (!).
Dos operaciones binarias (f(x,y)): suma (+, OR) y producto (*, AND).
Estas operaciones cumplen las propiedades conocidas como los postulados

de Hun!ngton.
40
Postulados (axiomas) de Hun2ngton:
Conjunto Cerrado: xy K , x+y K , !x K
Ley Conmuta[va: x+y = y+x , xy = yx
Ley asocia[va: (x+y)+z = x+(y+z) , (xy)z = x(yz)
Ley distribu[va: (x+y)z = xz + yz , x+(yz) = (x+y)(x+z)
Iden[dad: x+0=x , x1=x
Complemento: x+(!x)=1 , x(!x)=0
41
Teoremas de 1 variable (demostrados a par2r de los axiomas):
Elemento Nulo: x+1=1 , x0=0
Idempotencia: x+x=x , xx=x
Involucin: !(!x) = x
Teoremas de 2 variables:
Cobertura: x+(xy) = x [demo: x1+xy = x(1+y) = x]
Combinacin: (xy)+(x!y) = x [demo: (xy)+(x!y)=x(y+!y)=x]
Morgan: !(x+y+z) = !x!y!z , !(xyz) = !x+!y+!z
42
Demostracin de Teoremas:
Adems de a travs de los axiomas, los teoremas se pueden demostrar
mediante las tablas de verdad de las operaciones NOT, AND y OR.
Ejemplo: Teorema de combinacin (xy)+(x!y) = x.
NOT
x w
0 1
1 0
OR
AND
x
0
0
1
1
y
0
1
0
1
xy
0
0
0
1
x
0
0
1
1
x y
y
0
1
0
1
x+y
0
1
1
1
0
0
1
1
0
1
0
1
xy !y
0
0
0
1
1
0
1
0
x!y (xy)+(x!y)
0
0
1
0
0
0
1
1
43
Ejercicio:
Demostrar el siguiente teorema, obteniendo la tabla de verdad de cada lado
de la igualdad:

(x+y)(x+z) = x+(yz)
NOT
x w
0 1
1 0
OR
AND
x
0
0
1
1
y
0
1
0
1
xy
0
0
0
1
x
0
0
1
1
y
0
1
0
1
x+y
0
1
1
1
44
Ejercicio:
Demostrar el siguiente teorema, obteniendo la tabla de verdad de cada lado
de la igualdad:

(x+y)(x+z) = x+(yz)
NOT
x w
0 1
1 0
OR
AND
x
0
0
1
1
y
0
1
0
1
xy
0
0
0
1
x
0
0
1
1
y
0
1
0
1
x+y
0
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
A= B= x AB C=x D= yz C+D
x+y +z
0
0
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
1
1
1
0
1
1
1
1
1
1
0
1
1
1
1
1
0
1
1
1
1
1
0
1
1
1
1
1
1
1
45
Puertas AND y OR de n entradas:
De los teoremas:
x(yz) = (xy) z = xyz =xzy = yzx = yzx = zxy = zyx.
x+(y+z) = (x+y)+z = x+y+z = x+z+y = =z+y+x.
46
Expresiones/Circuitos equivalentes:
Reglas de precedencia en expresiones lgicas: () ! +
(xy)+(xz) = xy+xz.
Expresiones lgicas equivalentes: expresiones que comparten la misma

tabla de verdad (las igualdades de los teoremas):
Ejemplo: (xy)+(x!y)+y es equivalente a x+y.
Una expresin lgica especica un circuito lgico, y viceversa, por tanto

Circuitos lgicos equivalentes:
x
47
ndice
Introduccin:

Puertas Lgicas.
CLCs jerrquicos.
Anlisis Temporal:
Glitches.
Axiomas y teoremas.
Anlisis y Sntesis:
Suma de Minterms.
Decodicador + OR.
ROM.
48
Anlisis y Sntesis
Anlisis de CLCs: a par2r del esquema de un CLC, obtener su tabla
de verdad, con el n de caracterizar el circuito.
Se suelen emplear los siguientes pasos:
1. Del CLC a su expresin lgica directa.
2. De la expresin lgica a la tabla de verdad.
Paso 2:
Paso 1:
x
x!y
x y
(xy)+(x!y)
xy
0
0
1
1
0
1
0
1
xy x!y (xy)+(x!y)
0
0
0
1
0
0
1
0
0
0
1
1
!y
49
Anlisis y Sntesis
Qu hacer cuando la complejidad del circuito crece?:
Posibilidad 1: hacer la tabla de verdad de cada subexpresin (a la salida de
cada puerta).
x y
z
x y
0
0
0
w0 0
1
1
w1 1
1
0
0
1
1
0
0
1
1
z
0
1
0
1
0
1
0
1
50
Anlisis y Sntesis
cada puerta).
x y
x!y
x y
0
0
0
w0 0
1
1
w1 1
1
0
0
1
1
0
0
1
1
z x!y !xy !y+z

0
1
0
1
0
1
0
1
0
0
0
0
1
1
0
0
0
0
1
1
0
0
0
0
1
1
0
1
1
1
0
1
!y+z !xy
51
Anlisis y Sntesis
cada puerta).
x y
x!y
x!y + !xy
x y
0
0
0
w0 0
1
1
w1 1
1
0
0
1
1
0
0
1
1
z x!y !xy !y+z

0
1
0
1
0
1
0
1
0
0
0
0
1
1
0
0
0
0
1
1
0
0
0
0
1
1
0
1
1
1
0
1
x!y+!xy w1 w0
0
0
1
1
1
1
0
0
0
0
0
1
0
0
0
0
!y+z !xy
52
0
0
0
1
1
1
0
0
Anlisis y Sntesis
Posibilidad 2: Manipular las expresiones para reducirlas a suma de
productos y luego hacer la tabla de verdad.
w0= (x!y + !xy)(!y+z)
= = = =
Distribu!va
x!y(!y+z)+!xy(!y+z)
Distribu!va
x y z
x y z w0
x!y!y + x!yz + !xy!y +!xyz

Complemento
Idempotencia
x!y
w0
w1
+ x!yz
Cobertura
x!y
+ 0
+!xyz
+!xyz
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
0
0
1 !xyz
1
1 x!y
0
0
53
Anlisis y Sntesis
Ejercicio:
Repe2r el proceso de manipulacin de expresiones realizado en la
transparencia anterior, esta vez para la salida w1.
A la vista de las expresiones obtenidas, podras dibujar un circuito
equivalente al de la gura que u2lice menos puertas lgicas para su
implementacin?
x y z
w0
w1
54
Anlisis y Sntesis
Ejercicio:
Repe2r el proceso de manipulacin de expresiones realizado en la
transparencia anterior, esta vez para la salida w1.
A la vista de las expresiones obtenidas, podras dibujar un circuito
equivalente al de la gura que u2lice menos puertas lgicas para su
implementacin?
w1= !xy(!y+z) = !xyz
x y z
x y z
w0
w0
w1
w1
55
Anlisis y Sntesis
Sntesis de CLCs: a par2r de una tabla de verdad, obtener el CLC
que implementa dicha funcionalidad.
Vamos a aprender tres tcnicas sencillas:
Suma de Minterms.
Decodicador + OR.
ROM.
Se trata de tcnicas que ofrecen una solucin vlida, pero no 2ene

por qu ser la p2ma (mnimo nmero de puertas lgicas).
56
Anlisis y Sntesis
Sntesis en suma de Minterms:
Funcin Minterm: se trata de una funcin cuyo valor es 1 para una nica
combinacin de sus variables de entrada. Para el resto de combinaciones el
valor de la funcin es 0.
mi(x2,x1,x0): funcin minterm i de las variables x2, x1, x0. La salida vale 1 para
la la i de la tabla de verdad.
x
0
0
0
0
1
1
1
1
y
0
0
1
1
0
0
1
1
z
0
1
0
1
0
1
0
1
m3
0
0
0
1
0
0
0
0
Qu expresin lgica corresponde con

este minterm? (Qu puerta lgica
u!lizaras para implementarlo?).
57
Anlisis y Sntesis
Funcin Minterm: se trata de una funcin cuyo valor es 1 para una nica
combinacin de sus variables de entrada. Para el resto de combinaciones el
valor de la funcin es 0.
mi(x2,x1,x0): funcin minterm i de las variables x2, x1, x0. La salida vale 1 para
la la i de la tabla de verdad.
x
0
0
0
0
1
1
1
1
y
0
0
1
1
0
0
1
1
z
0
1
0
1
0
1
0
1
m3
0
0
0
1
0
0
0
0
Qu expresin lgica corresponde con

este minterm? (Qu puerta lgica
u!lizaras para implementarlo?).
x0
m3(x2,x1,x0) = !x2 x1 x0
m3
x1
x2
58
Anlisis y Sntesis
Cada la de la tabla de verdad 2ene su propio minterm. La suma de dos
funciones minterm proporciona como resultado una tabla de verdad en la
que son dis2ntas de cero las las correspondientes a ambos minterms.
Por tanto, cualquier combinacin de 1s y 0s como salida en una tabla de
verdad puede ser implementada mediante suma de minterms.
x
0
0
0
0
1
1
1
1
y
0
0
1
1
0
0
1
1
z
0
1
0
1
0
1
0
1
m0
1
0
0
0
0
0
0
0
m1
0
1
0
0
0
0
0
0
m2
0
0
1
0
0
0
0
0
m3
0
0
0
1
0
0
0
0
m4
0
0
0
0
1
0
0
0
m5
0
0
0
0
0
1
0
0
m6
0
0
0
0
0
0
1
0
m7
0
0
0
0
0
0
0
1
x
0
0
0
0
1
1
1
1
y
0
0
1
1
0
0
1
1
z m2 m5 m2+m5
0 0 0
0
1 0 0
0
0 1 0
1
1 0 0
0
0 0 0
0
1 0 1
1
0 0 0
0
1 0 0
0
59
Anlisis y Sntesis
Ejemplo: Sntesis en suma de Minterms de un Mul[plexor.
Esquema:
Paso 1:
Tabla de Verdad
X0
W
X1
S
Funcionalidad:
if S=0 then W=X0,
else W=X1
s
0
0
0
0
1
1
1
1
x1
0
0
1
1
0
0
1
1
x0
0
1
0
1
0
1
0
1
w
0
1
0
1
0
0
1
1
Paso 2:
Minterms
Paso 3:
Sntesis
S X1 X0
m1=!S!X1X0
m3=!SX1X0
m6=SX1!X0
m7=SX1X0
60
Anlisis y Sntesis
Ejercicio 1: sinte2zar en suma de minterms un Demul[plexor.
Esquema:
W0
Paso 1:
Tabla de Verdad
Paso 2:
Minterms
Paso 3:
Sntesis
X
W1
S
Funcionalidad:
if S=0 then W0=X,
else W1=X
61
Anlisis y Sntesis
Ejercicio 1: sinte2zar en suma de minterms un Demul[plexor.
Esquema:
W0
X
W1
S
Funcionalidad:
if S=0 then W0=X,
else W1=X
Paso 1:
Tabla de Verdad
Paso 2:
Minterms
S X
X S W0 W1
0 0 0 0
Paso 3:
Sntesis
m2(W0)=!SX
0 1 0 0
1 0 1 0
m3(W1)=SX
1 1 0 1
62
Anlisis y Sntesis
Ejercicio 2: sinte2zar en suma de minterms la siguiente T.V.
Paso 1:
Tabla de Verdad
x
0
0
0
0
1
1
1
1
y
0
0
1
1
0
0
1
1
z
0
1
0
1
0
1
0
1
Paso 2:
Minterms
Paso 3:
Sntesis
w1 w0
0 0
0 0
0 0
1 1
0 1
0 1
0 0
0 0
63
Anlisis y Sntesis
Ejercicio 3: dibujar el esquema lgico (suma de minterms) del
siguiente CLC.
Esquema:
x3 x2 x1 x0
Paso 1:
Tabla de Verdad
Paso 2:
Minterms
Paso 3:
Sntesis
CLC
w
Funcionalidad:
Este CLC detecta,

ac2vando la salida w,
cuando la entrada de
4 bits se encuentra
codicando en
binario alguno de los
nmeros naturales 3,
4 13.
64
Anlisis y Sntesis
Ejercicio 4: implementa, en suma de minterms, un circuito
conversor de nmeros en Signo-Magnitud a Complemento a 2
representados con 3 bits.
Ejercicio 5: la puerta lgica NAND es un 2po de puerta universal, lo

que quiere decir que nicamente con este 2po de puerta se puede
implementar cualquier funcin booleana. Demuestra dicha
armacin implementando las funciones NOT, AND y OR con este
2po de puerta. (u2liza los teoremas del lgebra de Boole como
ayuda).
65
Anlisis y Sntesis
Sntesis con Decodicador y OR:
Implementacin
a2
Un decodicador de n entradas y 2n salidas

(Dec-n-2n) implementa cada uno de los 2n
minterms de n entradas.
0
1
a1
a2
0
1
2
a0
d0
Tabla de Verdad
Esquema:
a0
a1
2
3
4
d0
d1
d2
d3
d4
d5
d6
d7
a2
0
0
0
0
1
1
1
1
a1
0
0
1
1
0
0
1
1
a0
0
1
0
1
0
1
0
1
d0
1
0
0
0
0
0
0
0
d1
0
1
0
0
0
0
0
0
d2
0
0
1
0
0
0
0
0
d1
d3
0
0
0
1
0
0
0
0
d4
0
0
0
0
1
0
0
0
d5
0
0
0
0
0
1
0
0
d6
0
0
0
0
0
0
1
0
d7
0
0
0
0
0
0
0
1
d2
d3
d4
d5
d6
d7
66
Anlisis y Sntesis
Sntesis con Decodicador y OR:
U2lizando una OR para conectar las salidas del decodicador con la salida
del circuito, podremos implementar cualquier CLC en suma de minterms.
Las conexiones establecidas entre la

salida del decodicador y la puerta OR
determinan la funcionalidad.
a2 a1 a0
a0
a1
a2
0
1
2
d0
d1
d2
d3
d4
d5
d6
d7
67
Anlisis y Sntesis
X0
W
X1

Tabla de Verdad
s
0
0
0
0
1
1
1
1
x1
0
0
1
1
0
0
1
1
x0
0
1
0
1
0
1
0
1
w
0
1
0
1
0
0
1
1
Minterms
Sntesis (suma de minterms)

S X1 X0
m1=!S!X1X0
m3=!SX1X0
m6=SX1!X0
m7=SX1X0
68
X0
Anlisis y Sntesis
W
X1

Tabla de Verdad
Minterms
Sntesis (Decodicador + OR)

S X1 X0
s
0
0
0
0
1
1
1
1
x1
0
0
1
1
0
0
1
1
x0
0
1
0
1
0
1
0
1
w
0
1
0
1
0
0
1
1
X0
m3=!SX1X0
0
1
X1
m1=!S!X1X0
0
1
2
2
3
4
5
6
7
m6=SX1!X0
m7=SX1X0
69
Anlisis y Sntesis
Sntesis con ROM:
ROM (Read Only Memory): Memoria de solo lectura. Circuito en el que se
programa (almacena) una conguracin determinada de manera externa,
para generar una funcionalidad especca.
Principal caracters2ca (Frente a RAM): Almacenamiento No-Vola2l.
Tipos de ROM:
MROM (mask-programmed), PROM (programmable): solamente pueden ser
programadas una vez, ni re-programadas ni borradas.
EPROM (Erasable-programmable): puede ser borrada y reprogramada, pero de manera
externa (luz ultravioleta).
EEPROM (electrically Erasable Programmable): puede ser borrada y reprogramada sin
dejar de formar parte del sistema digital en el que se emplea (Flash).
70
Anlisis y Sntesis
Matriz de Conexiones:
Elemento clave de la ROM. Toda entrada y salida se pueden conectar a
travs de dicha matriz. Los cables de entrada y salida se unen a travs de
un elemento denominado celda, que consiste en un transistor CMOS.
X0
X1
X2
Vdd
Vdd
Vdd
Vbias
Vbias
w0
Vbias
w1
w2
71
Anlisis y Sntesis
Matriz de Conexiones:
Es el elemento programable de la ROM. Se puede congurar la matriz para
que posea celdas solo en aquellas intersecciones que nos interesen. El
resto de intersecciones se pueden dejar abiertas (rompemos la
comunicacin entre una entrada y una salida determinadas).
Matriz sin programar
Matriz Programada
X0
X1
X2
72
Anlisis y Sntesis
ROM: CLC compuesto por un decodicador de n entradas, una
matriz de tamao [2nx2n] y una puerta OR de 2n entradas:
Con esta conguracin podemos implementar cualquier funcin lgica de n
entradas en suma de minterms.
Esquema: (n=2)
Dec
a0
a1
ROM
0
a0
a1
Posible
Conexin
0 1
1
Conexin
Realizada
1
d
ROM
d
73
Anlisis y Sntesis
Ejemplo: implementacin de un Mul2plexor con ROM.
Tabla de Verdad
s
0
0
0
0
1
1
1
1
x1
0
0
1
1
0
0
1
1
x0
0
1
0
1
0
1
0
1
X0
W
X1
S
Esquema: (n=??)
w
0
1
0
1
0
0
1
1
74
X0
Anlisis y Sntesis
W
X1
Ejemplo: implementacin de un Mul2plexor con ROM.

Tabla de Verdad
Dec
Esquema: (n=??)
0
1
s
0
0
0
0
1
1
1
1
x1
0
0
1
1
0
0
1
1
x0
0
1
0
1
0
1
0
1
w
0
1
0
1
0
0
1
1
a0
a1
a2
a0
ROM
0
a1
a2
0
1
2
2
3
4
5
6
75
Anlisis y Sntesis
Aadiendo Salidas: qu pasa si el CLC que queremos
implementar 2ene ms de una seal de salida? (m):
Esquema: (n=2)(m=3)
a0
a1
ROM
0
1
d0
d1
d2
76
Anlisis y Sntesis
Aadiendo Salidas: qu pasa si el CLC que queremos
implementar 2ene ms de una seal de salida? (m):
Esquema: (n=2)(m=3)
Dec
a0
a0
a1
ROM
a1
0 1
1
2
3
1
d0
d1
d2
ROM
d0
d1
d2
77
Anlisis y Sntesis
Simplicando la representacin grca de una ROM:
Esquema Interno Simplicado
a0
a1
Dec
0
Dec
0 1
1
a0
a1
a1
d0
ROM
Smbolo
d1
Esquema Interno Completo
a0
a1
d0
0 1
1 2
3
Esquema:
a0
d1
1 0
ROM
d0
0 1 0
1 0 1
1 0
d0
d1
78
d1
Anlisis y Sntesis
Ejercicio: sinte2zar, empleando una ROM, el siguiente CLC:
Tabla de Verdad
Pi Xk
0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1
Zf
0
1
0
1
0
1
0
1
An Po Mt
1 1 0
1 1 0
0 1 1
1 0 0
0 0 0
0 1 0
0 0 1
1 0 0
79

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Una ms entradas (seales binarias).

w0(t) = f (x2(t), x1(t), x0(t))

w1(t) = g (x2(t), x1(t), x0(t))

Tema 3: Circuitos Lgicos Combinacionales

* x0, x1, x2, w1 y w2 son seales

w(t) = F (x(t), y(t))

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w = F (x, y) func. lgica

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Acta como un circuito cerrado

Dos 2pos bsicos (hay ms):

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El silicio no es conductor, ya que todos sus

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El silicio no es conductor, ya que todos sus

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Si no se aplica tensin en la puerta, la

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0 Volts at Gate: OPEN

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and nand xor

*Cualquier circuito combinacional se puede implementar interconectando

La salida vale 1 cuando todas

La salida vale 1 cuando

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No dejar entradas sueltas (sin valor).

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Anlisis Lgico: dado el esquema de

XOR: la salida vale 1 cuando hay un n-

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Denicin de CLC, Modelo matem2co.

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Dado el CLC de la gura, y el Tp de los caminos internos de los CLCs

Paso 1: Determinar todos los pares entrada-salida.

P1: x-w, y-w, z-w

Paso 2: lo haremos solamente para el par x-w:

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Paso 2: lo haremos solamente para el par x-w:

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Cronogramas: una curiosidad, los Glitches:

Si hay dos caminos don dis2nto retardo de una misma entrada

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Denicin de CLC, Modelo matem2co.

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Estas operaciones cumplen las propiedades conocidas como los postulados

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