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Gnd
Mp1
in
P+
out
N+
Vdd
out
N+
NMOS
P+
P+
N+
2
PMOS
Puit N ( Ntub )
Mn1
Substrat P ( Psub )
Gnd
Cette vue doit vous tre familire. Vous retrouvez le substrat ( semi-conducteur de type P ),
sur lequel sont "gravs" les NMOS. Un NMOS est constitu de deux diffusions ( semiconducteur de type N dop + ), le drain et la source, et dune grille conductrice ( en
polysilicium ) spare du substrat par un oxyde isolant. La source du NMOS est connecte
la masse ( Gnd ), son drain la sortie out et sa grille lentre in.
Les PMOS sont situ dans un puit en semi-conducteur de type N. Un PMOS est constitu de
deux diffusions ( semi-conducteur de type P dop + ), le drain et la source, et dune grille
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Aprs vous tre connect une station ( cf. TP prcdent ) placez vous dans votre rpertoire
de travail et lancez Cadence avec la commande :
Ams_cds tech c35b4 mode msfb &.
Un double clic sur le bouton central de la souris permet dafficher la fiche doption associe.
Dans le cas de cet inverseur la hauteur mesure du layout est de 13 m, comme pour
lensemble des "standards cells" proposes par le fondeur ( cf. annexe 3 ).
NTUB dg
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FIMP dg
DIFF dg
NPLUS dg
PPLUS dg
POLY1 dg
CONT dg
MET1 dg
MET1 pn
La notation pn ( pour pin ) correspond aux broches utiles pour les simulations
lectriques, elles permettent au logiciels didenfier les entres/sorties.
MET2 dg
MET2 pn
VIA1 dg
Vous pouvez maintenant visualiser les diffrents layers du layout de linverseur et les faire
correspondre la vue en coupe de linverseur.
Cf. annexe 4.
A titre dexemple, la figure ci-aprs reprend le layout dun NMOS et le dcompose en ses
diffrents layers. La taille du transistor est donne par lintersection entre la DIFF et le
POLY ( ici L=0,35m et W=3m ).
Vous constaterez galement quil existe un certain nombres de contraintes sur les dimensions
des diffrents masques, elles sont imposes par le technologie utilise ( les principales vous
sont donnes dans lannexe 1 ). Par exemple, lespacement minimum entre deux contacts est
de 0,4 m. A chaque technologie sont associes des rgles de dessin propres, leur respect est
vrifi par un logiciel de drc ( Design Rules Check ).
Cration vue
schematic 1
Cration vue
layout
2
Simulation
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Extraction et
vrification
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Cahier des charges : ralisez un inverseur ayant les dimensions suivantes : L=0,35m
Wp=2,4m et Wn=1,5m.
La premire tape consiste crer les vues schematic et symbol correspondantes et vrifier
leur correction.
Lors de la troisime tapes il vous faudra extraire les diffrents lments du layout ( les
transistors et leurs dimensions, et ventuellement les capacits parasites ), vous obtiendrez
alors la vue extracted de linverseur.
Un logiciel de LVS ( Layout Versus Schematic ) vous permettra de vrifier que le layout que
vous avez dessin correspond bien du point de vue fonctionnel au circuit de la vue schematic
( cf. 2.3 ).
Il vous faudra ensuite crer une vue analog_extracted pour pouvoir simuler
lectriquement le circuit correspondant au layout que vous avez dessin ( cf. 2.4 ).
Cration dun rectangle : dans le layer courant slectionn dans la fentre LSW
( Layout ) Create Rectangle
[r]
Cration dune piste : dans le layer courant slectionn dans la fentre LSW
( Layout ) Create Path
[p]
La piste cre est de largeur fixe, on peut la modifier avec la fiche doption ( double clic
bouton central ). Par dfaut, la largeur est prrgle sur le minimum fix par les rgles de
dessin.
Cration dune broche : dans le layer courant slectionn dans la fentre LSW
( Layout ) Create Pin
Une pin ( broche ) sert identifier les E/S de la vue layout et les relier celles des vues
schematic et symbol. Parmi les diffrentes sortes disponibles, vous utiliserez les shape-pin.
Effacer un objet :
( Layout ) Edit Delete
[del]
Copier un objet :
( Layout ) Edit Copy
Dplacer un objet :
( Layout ) Edit Move
[m]
Etirer un objet :
( Layout ) Edit Stretch
[s]
Fondre deux objets en un seul : la condition quils soient raliss dans le mme layer.
( Layout ) Edit Merge
[M]
Crer un contact :
( Layout ) Create Contact
[o] ( comme open, pour "ouvrir" un contact )
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Cette commande permet de gagner du temps dans la cration des contact entres les diffrents
niveaux du layout (voir la fiche doption qui permet den fixer le nombre et le type). Le
contact cr se comporte comme un objet unique( une Pcell ), bien quil comporte plusieurs
layers de types diffrents, il nest pas possible de les slectionner individuellement. La
commande suivante, permet "dcraser" une Pcell en ses diffrents layers :
En tudiant la vue extracted ( ouvrir partir du Library Manager ) vous retrouverez les
diffrents lments extraits. Le menu ( Layout ) Design Summary vous donne le dtail
du contenu de cette vue.
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Vous pourrez vrifier que les capacits parasites sont intgres la netlist (dans le souscircuit inverseur) par :
( Analog Environment ) Simulation Netlist
Create
Pour revenir une simulation sans extraction, il faut effacer la vue analog_extracted de la
Switch View List, ou bien faire passer la vue schematic en premire place.
Astuce :
A premire vue il semble impossible de simuler partir de la mme vue schematic deux
chanes dinverseurs, lune comportant les capacits parasites des inverseurs et lautre des
inverseurs idaux. La Switch View List sappliquant tous les inverseurs utiliss.
Une astuce consiste crer une deuxime cellview dinverseur ne comportant que les vue
schematic et symbol. En simulation, ce deuxime inverseur sera reprsent ncessairement
par la vue schematic car il ne possde pas de vue post layout. Il permet donc de raliser une
chane "idale" paralllement une autre partie du design utilisant des cellviews pour
lesquelles il existe des vues analog_extracted.
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Annexe 1
Les dessins suivants rsument les principales rgles de dessin respecter pour la technologie
utilise dans ce TP ( AMS CMOS 0,35 m c35b4 ). Les doubles flches indiquent les
distances minimales respecter entre les diffrents layers, elles sont donnes en m.
NMOS
0,5
PMOS
0,5
0,25
0,4
0,25
0,4
1,2
0,4
0,35
DIFF
DIFF
0,35
0,4
1,2
0,2
0,2
NPLUS
POLY1
PPLUS
POLY1
0,45
NTUB
POLY1
CONT et MET1
VIA1 et MET2
0,15
0,4
0,15
MET1
0,4
0,2
0,3
0,2
POLY1
0,45
0,4
DIFF
0,6
0,5
MET2
0,5
0,15
MET1
0,5
MET2
0,45
MET1
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DIFF
0,6
DIFF
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Annexe 2
Mthodologie de conception dun circuit intgr ( flot de conception ).
Spcifications
( schematic )
non ok
Design
Simulation
DRC
LVS
Fonte circuit
non ok
Layout
non ok
non ok
ok
13
1,8 m
vdd
13 m
1,8 m
gnd
variable
Le respect de ces dimensions facilite leur assemblage ; le seul fait de les positionner cte
cte assure la continuit de leurs rails dalimentation (et galement des puits, des zones de
dopage, etc.). Il ne reste plus qu raliser les interconnections pour obtenir une fonctionnalit
donne (cf. fig. a3.2).
vdd
inv
inv
Dlatch
gnd
interconnexion
a3.2. Assemblage de "standard cell".
Le schma globale dalimentation dun circuit numrique est gnralement constitu par deux
peignes dalimentation (vdd et gnd) inter digits, entre lesquelles sont insrs les "standard
cells" utilises dans le design. Larchitecture globale du circuit correspond alors celle
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prsente figure a3.3 (les interconnexions entre "standard cells" et les pads dentres sorties
ntant pas reprsentes).
vdd
gnd
a3.3. Architecture dun circuit numrique.
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POLY1
DIFF
Bibliographie.
"Microelectronic Circuits", A.S. Sedra, K.C. Smith, Oxford University Press. ( MIC GEN SEDR )
"Analysis and Design of Analog Integrated Circuits", P.R. Gray, P.J. Hurst, S.H. Lewis,
R.G. Meyer, John Wiley & Sons.
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