EJEMPLOS

Ejemplo de un sistema secuencial:

EJE6: Un sistema con una entrada x y una salida z, de

tal forma que z = 1, si x ha sido 1 por tres pulsos de
clock consecutivos.
Para este ejemplo, el sistema debe almacenar en
memoria la informacin de los ltimos tres estados de
la entrada y producir una salida basada en esa
informacin.
Estado: Lo que se almacena en la memoria es el estado
del sistema.
1

Tablas y diagramas de estados

Diagrama de Estados: Es una representacin grfica

del comportamiento del sistema, mostrando cada
combinacin de entrada y cada estado, de la misma
forma muestra el resultado de la salida y el valor del
estado siguiente despus de un pulso de clock.

A continuacin veremos la tabla y el diagrama de

estados para el EJE6.

Tablas y diagramas de estados

Estado

Estado Siguiente

Presente

x=0

x=1

Salida

Tabla y diagrama de estados para el EJE6

En el futuro nos referiremos al Estado Presente por el smbolo q y el Estado

Siguiente por el smbolo q*.

Timing Trace (rastreo en el tiempo)

Un timing trace, es un conjunto de valores para las

entradas y salidas arreglados en una forma consecutiva
con relacin a los pulsos de clock. Es usado normalmente
para explicar o clarificar el comportamiento de un sistema.
x

Timing trace para el EJE6

Tablas y diagramas de estados del EJE6

Estado

Estado Siguiente

Presente

x=0

x=1

Salida

Tabla y diagrama de estados para el EJE6

Asignacin de los estados

Varias posibilidades para la asignacin

q

q1

q2

q1

q2

q1

q2

(a)

(b)

(c)

Son combinaciones seleccionadas de forma arbitraria

Tabla de Verdad para el Diseo

De la tabla de estados o del diagrama de estados, se extrae

informacin para construir la Tabla de Verdad para el diseo

La columna q
no es totalmente
necesaria

q1

q2

q1*

q2*

Tabla de Verdad de la Salida

Para un sistema tipo Moore, se puede construir una tabla de verdad

para la salida de forma separada, en sistema de tipo Mealy, no es as,
se debe incrementar una columna en la tabla anterior por cada salida
que contenga el sistema.
q

q1

q2

Mapas de Karnaugh

Mapas de los estados siguientes y de la salida

x

q1q2

q1q2

00

00

01

11

10

q1* xq 2 xq1
q2* xq 2' xq1
z q1q2

q1

11

q1*
Ecuaciones:

q2

01

10

q2*

Cmo quedara las ecuaciones

si se usa la tabla b para la
asignacin de los estados?
9

Tcnica de diseo con Flip Flops

La tabla de verdad que fue desarrollada para el

estado siguiente ser usada conjuntamente con la
apropiada Tabla de Diseo de los Flip Flops, para
obtener una tabla de verdad para las entradas de
los flip flops.
Se presentarn algunas formas de obtener este
resultado.

10

Tabla de Diseo de los Flip Flops

Tambin llamada Tabla de Excitacin de los flip flops

Esta tabla normalmente se obtiene del diagrama de estados del flip
flop que se quiera utilizar.
Su forma general es la siguiente:

q*

Entrada(s)

11

Tabla de Diseo para Flip Flops

Tipo D

Tipo JK

q*

q*

12

Continuando con el EJE6

En el caso de este ejemplo, si quisiramos hacer

la implementacin con flip flops tipod D, ser
bastante sencillo encontrar la tabla de diseo ya
que las entradas D1 y D2 sern identicas a q1* y
q2*.
Usando esa tabla tendremos las siguientes
ecuaciones:
D1 xq2 xq1

D2 xq xq1
'
2

13

Diagrama para EJE6

14

EJE 6 usando Flip Flops JK

Se usa la misma tabla de verdad para el diseo (diapositiva 15) y

juntamente con la tabla de diseo para el flip flop JK (diapositiva 20), se
elabora una tabla para entrada de los flip flops.
Tabla de las entradas de los flip flops:
x

q1

q2

q1*

q2*

J1

K1

J2

K2

15

Mapas para las ecuaciones de entrada

q1q2

1
q1q2

00
01

1
q1q2

00

00

01

01

11

11

11

10

10

10

J1

K1

1
q1q2

00

01

11

10

J2

K2

16

Ecuaciones de entrada
J1 xq2 K1 x z q1q2
J 2 x K 2 x q1

Esta implementacin requiere solo dos compuertas AND

de dos entradas, una OR de dos entradas y una NOT, de
lejos es la solucin ms econmica.
Repetir el proceso para los flip flops SR y T

17

Solucin con Flip Flops RS y T

Ecuaciones SR:

Ecuaciones T:

S1 xq2 R1 x z q1q2
S 2 xq2
R2 x q1q2
T1 xq1 xq1q2 z q1q2
T2 xq2 xq2 xq1q2

18

Mtodo rpido para flip flops JK

Observar los mapas de la diapositiva 25.

En cada uno de los mapas, la mitad est marcado con
condiciones irrelevantes (x) y cada 1 est en una posicin
que puede juntarse con una x para eliminar una variable.
Especficamente, tenemos la certeza de que J1 y K1 no
dependen de q1 y que J2 y K2 no dependen de q2.
Sacamos ventaja de esta situacin usando apropiadamente
las ecuaciones para un JK

q* = Jq+Kq
Para q = 0, q* = J y para q = 1, q* = K

19

Usando el mtodo rpido para el ejemplo

anterior para J1 y K1
x
q1q2

1
x

q2

q2

0
1

1 z

1
K1

J1
q1*

J1 xq2 K1 x K1 x

20

Usando el mtodo rpido para el ejemplo

anterior para J2 y K2
x
q1q2

x
q1

q1

J2

1
z

1
K2

q2*

J2 x

K 2 x q1

21

Problema 1
q*

x=0

x=1

X=0

X=1

Tabla de estados

q1

q2

Asignacin de estados

Tabla de estados
22

Problema 2
Asignacin de estados

q*

x=0

x=1

S1

S2

S1

S2

S3

S1

S3

S4

S1

S4

S4

S5

S5

S4

S6

S6

S4

S1

Tabla de estados

La tabla b, tiene una asignacin de

estados que pretende reducir la lgica
combinatoria, algo que se ver en
temas posteriores

a.

b.

S1

S2

S3

S4

S5

S6

S1

S2

S3

S4

S5

S6

23