Lab 2: Sumador/Restador en System Generator

Introduccin
Este laboratorio guia al asistente a travs de las herramientas System Generator y Simulink para
analizar la representacin de nmeros en System Generator

Objetivos
Despus de completer este laboratorio, el alumno sera capaz de:

Crear un diseo en System Generator y realizar la simulacin en MATLAB

Estar familiarizado con el entorno de desarrollo de Simulink y System Generator
Aprender el uso de algunos bloques aritmticos AddSub

Descripcin del diseo

Crear un modelo en Simulink que permita realizar las operaciones de suma y resta de dos entradas A
y B de 4 bits con formato Fix_4_1. La entrada sel indica si la operacin a realizar ser una suma o
una resta. La salida res ser de formato Fix_5_1, figura A.

4
5
4

+/-

res

se l
Figura A. Diagrama conceptual para el sumador/restador en SG

Lab 1: Sumador/Restador

2-1

Procedimiento
En esta seccin el asistente encontrar todos los pasos necesarios para realizar el laboratorio. El procedimiento
incluye los siguientes pasos principales:
1.

Crear un nuevo modelo Simulink

2.

Realizar diagrama esquemtico (colocacin, configuracin e interconexin de bloques )

3.

Simular el diseo usando MATLAB

4.

Implementar el diseo en la tarjeta FPGA

Cada paso principal del procedimiento es indicado por el cono

. Cada paso a su vez tiene
instrucciones especficas para alcanzar el objetivo final.
Cuando se pida alguna informacin al asistente o que responda ciertas preguntas aparecer el
cono ?

Paso 1. Crear un nuevo modelo Simulink

Abrir Xilinx System Generator mediante MATLAB y crear un nuevo modelo
Simulink.

Abrir System Generator
 Seleccionar en la ventana Current Directory la carpeta de trabajo Work\Lab_user (e.g.
$MATLAB\work\Lab_user) tal y como se muestra en la figura 1-1. Si la carpeta Lab_user no
existe entonces crear una nueva. En la carpeta Lab_user estarn todos los laboratorios hechos por el
usuario.

Figura 1-1. Seleccionando la carpeta de trabajo como Current Directory

 Crear una nueva carpeta llamada Lab2 y convertirla en el current directory (i.e. Current
Directory = $MATLAB\work\Lab_user\Lab2)
 Ir a la ventana de Simulink Library Browser y seleccionar el botn New Model. A
continuacin se abrir una hoja en blanco en donde se captura el modelo Simulink.

Lab 1: Sumador/Restador

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Figura 1-2. Crear un nuevo modelo Simulink

 En la ventana del nuevo modelo ir al men Simulation  Configuration Parameters

Colocar las siguientes configuraciones:
Start time:
0
Type:
Fixed-step
Fixed-step size: 0.01

Final time:
Solver:

10
discrete (no continuous state)

Click <OK>

 Guardar el modelo como lab2.mdl

Paso 2. Realizar diagrama esquemtico

Una vez creado el nuevo modelo el siguiente paso es crear el diseo mediante
bloques de System Generator y Simulink. Este paso incluye la colocacin,
configuracin e interconexin de los bloques.

En la ventana Simulink Library Browser. En la librera Sources, agregar 2 bloques Constant y
1 bloque Ramp. En la librera Sinks, agregar 1 bloque Scope (figura 2-1).

Figura 2-1. Agregando bloques de Simulink

 El siguiente paso es agregar los bloques de System Generator. En la ventana Simulink Library
Browser. Expandir el Xilinx Blockset y dar click en Index, en donde aparecern todos los bloques
de System Generator disponibles para realizar diseos con FPGAs (figura 2-2).

Lab 1: Sumador/Restador

2-3

Figura 2-2. Xilinx Blockset

 Del Xilinx Blockset agregar 1 bloque System Generator, 3 bloques Gateway In, 1 bloque
AddSub y 1 bloque Gateway Out.
 Realizar las interconexiones entre los bloques tal y como se muestra en la figura 2-3. Configurar
el Scope para que tenga 3 entradas. Adems renombrar las E/S como lo indica la figura A.

Figura 2-3. Agregando bloques de Xilinx y realizando las interconexiones

 El siguiente paso es configurar los parmetros para los bloques de System Generator. Realizar las
siguientes configuraciones:
Gateway In (A) y Gateway In (B)
Output type:
Signed
Number of bits: 4
Gateway In (sel)
Output type:
Boolean

Binary point:

AddSub
Operation:
Addition or Substraction
Output type  User defined: Number of bits: 5

Lab 1: Sumador/Restador

Binary point:

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 Cuando el bloque AddSub se configura como sumador/restador se aade una tercera entrada al
bloque, conectar esta nueva entrada con la seal sel, tal y como lo indica la figura 2-4. Con este
cambio el diseo esta completamente conectado.

Figura 2-4. Conectar las conexiones faltantes

Lab 1: Sumador/Restador

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Paso 3. Simular el diseo usando MATLAB

El siguiente paso consiste en verificar el comportamiento del diseo en la
simulacin. Para lograr esto se utilizan las herramientas de simulacin de MATLAB

El siguiente paso es realizar la simulacin dando click en el botn Start Simulation y colocando
el tiempo de simulacin en el cuadro de dilogo, que para este caso siempre ser 10 seg y 20 seg.

1.

Con los valores por default de los bloques de Simulink. Explicar los valores vistos en el
bloque Scope

2.

Que cambios hay que hacer para cambiar entre las operaciones de suma y resta. Para que
valor de sel se hace la suma?

3.

Interprete los resultados si se cambia el parmetro Slope = 1. 5 del bloque Ramp

4.

Realice los cambios necesarios para que del tiempo 0 a 10 seg. realice una suma y para los
tiempos 11 al 20 seg. realice una resta. Tambin las 2 entradas debern ser de tipo rampa con
diferentes Slopes. Interprete los resultados

Lab 1: Sumador/Restador

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Paso 4. Implementar el diseo en una tarjeta FPGA

El paso final es implementar el diseo en una tarjeta FPGA. Este paso incluye la
asignacin de pines E/S y la generacin del archivo BIT necesario para la
programacin del FPGA.

El primer paso es asignar los pines de E/S a los Gateways In/Out. Realiar las siguientes
asignaciones a los Gateways In/Out (figuras 4-1, 4-2 y 4-3).

Figura 4-1. Asignacin de pines para los Gateways In (entradas A y B

respectivamente)

Figura 4-2. Asignacin de pines para los Gateways In (entradas sel)

Figura 4-3. Asignacin de pines para los Gateways Out (salida res)

 Una vez asignados los pines de E/S, abrir el cuadro de configuracin de System Generator y
configurar los campos Compilation, Part, FPGA clock period, Clock pin location; tal y como se
observa en la figura 4-4. Una vez configurado, Click <APPLY>, Click <GENERATE>. Ahora
System Generator generar el archivo BIT (tarda aprox. 5 10 min).

Lab 1: Sumador/Restador

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Figura 4-4. Configurando el bloque System Generator

 Ir a la carpeta netlist y buscar el archivo lab2_cw.bit. Despus se puede usar la herramienta

iMPACT para programar la tarjeta FPGA como habitualmente se hace. Para abrir iMPACT ir a
Inicio  Programas  Xilinx ISE Design Suite 10.1  ISE  Accesories  iMPACT
 Validar e interpretar el diseo dando las entradas mediante los Switches y push-button y leyendo
la salida en los LEDs.

Lab 1: Sumador/Restador

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