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MEMORIAS
MAGNTICAS
Discos
PTICAS
SEMICONDUCTORAS
Cintas
Acceso secuencial
Acceso aleatorio
Registros de
Disp. acoplados
LIFO
De lectura
De slo
desplazamiento
FIFO
y escritura
lectura
SRAM
DRAM
-Dual-Port
-Serie
-...
-VRAM
-EDORAM
-...
FLASH
ROM
PROM
EPROM
EEPROM
VI -1
Memoria de
Memoria de
Dispositivos
datos
programa
de E/S
Conexin a
circuitos
C.P.U.
exteriores
BUS DE CONTROL
VI -2
Capacidad y organizacin
N palabras x bits/palabra
Tiempo de acceso
Escritura / reprogramacin
Densidad
Coste
Volatilidad
ROM, PROM, EPROM, EEPROM, FLASH: no voltiles
Consumo
VI -3
DRAM
Lnea de palabra
WE
Lnea de palabra
Seleccin
Habilitacin
Lnea de datos de
entrada (escritura)
Lnea de datos de
salida (lectura)
Lnea de datos
ROM
PROM
Lnea de palabra
Lnea de palabra
fusible
Lnea de datos
(1 almacenado)
Lnea de datos
(0 almacenado)
Lnea de datos
(1 programado)
Lnea de datos
(0 programado)
Vcc
Tecnologa TTL:
equivale a:
+VDD
Tecnologa MOS:
VI-4
Bus de direcciones
(n lneas)
MEMORIA
Bus de datos
(m lneas)
Bus de control
N de palabras: 2n
Organizacin: 2n x m bits
Bits/palabra: m
VI-5
A0 - A9
D0 - D3
CS
WE
OE
D0
D1
D2
D3
Descripcin
Modos de
funcion
Mam
odient
o o CS
CS
WE
OE
Inactivo
Lectura
Lectura
Escritura
A0
A1
A2
A3
A4
A5
D1
OE
Bus Datos
X
1
1
0
X
0
1
X
High Z
Dout
High Z
Din
MATRIZ DE CELDAS
1K x 4
Decod.
A6
A7
A8
A9
D0
WE
1
0
0
0
4.096 bits
Din
Dout
Control E/S
D2
D3
CS
WE
OE
VI-6
Representacin de buses
Datos conocidos
Datos irrelevantes
o desconocidos
0F
37
A2
VI-7
Ciclo de lectura
t
Entrada de
direcciones
Salida de
datos
RC
Direccin vlida
Dato previo
vlido
Dato vlido
AA
t
Entrada de
direcciones
RC
Direccin vlida
Entrada CE
Salida de
datos
Dato vlido
t
t
AC
AA
Ciclo de escritura
t
Entrada de
direcciones
WC
Direccin vlida
Entrada CE
Entrada R/W
Entrada de
datos
Dato vlido
t
t
DS
t DH
WP
t
Entrada de
direcciones
WC
Direccin vlida
Entrada CE
Entrada R/W
Entrada de
datos
Dato vlido
DS
t DH
t CW
Ciclo de escritura 2: controlado por CE
VI-9
parameter
Read cycle
Read cycle time
Address access time
Chip select access time
Output hold from address change
Output hold from chip select
Output to low impedance from chip
selection at CL = 5 pF
Output to high impedance from chip
deselection at CL = 5 pF
t RC
t AA
t AC
t OHA
t OHC
200
20
20
200
200
-
ns
ns
ns
ns
ns
CLZ
20
ns
CHZ
80
ns
t WC
t CW
t AS
t WP
t WR
t DS
t DH
200
120
0
140
0
80
0
ns
ns
ns
ns
ns
ns
ns
t WZ
60
ns
20
ns
Write cycle
Write cycle time
Chip selection to end of write
Address set-up time
Write pulse duration
Write recovery time
Data set-up time
Data hold time
Output to high impedance from write
enabled at CL = 5 pF
Output active from end of write
at CL = 5 pF
RZ
VI-10
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
Memoria 1k x 8
IO0
IO1
IO2
IO3
CS
WE
PCD5114
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
IO0
IO1
IO2
IO3
CS
WE
PCD5114
A0
A9
Bus de Direcciones
CS
R/W
D0
D7
Bus de Datos
VI-11
Memoria 2k x 4
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
IO0
IO1
IO2
IO3
CS
WE
PCD5114
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
IO0
IO1
IO2
IO3
CS
WE
PCD5114
A0
D0
A10
CS
Bus de Direcciones
D3
R/W
Bus de Datos
VI-12
Memoria 4k x 8
Bus de datos
D0
D7
A -A9
0
CS
I/O 0
I/O 1
I/O 2
I/O 3
1Kx4
WE
A -A
0 9
CS
CS
I/O
I/O
I/O
I/O
0
1
2
3
1Kx4
WE
A -A9
0
ENABLE
CS
S0
1Kx4
S1
A11
E1
A10
E0
I/O 0
I/O 1
I/O 2
I/O 3
WE
S2
S3
A -A
0 9
DECOD.
CS
I/O 0
I/O 1
I/O 2
I/O 3
1Kx4
WE
A -A
0 9
CS
I/O 0
I/O 1
I/O 2
I/O 3
1Kx4
WE
A9-A0
A -A
0 9
CS
I/O 0
I/O 1
I/O 2
I/O 3
1Kx4
WE
A -A9
0
CS
I/O 0
I/O 1
I/O 2
I/O 3
1Kx4
WE
A -A9
0
CS
I/O 0
I/O 1
I/O 2
I/O 3
1Kx4
WE
R/W
VI-13
VI -14