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G15

Eletrnica Digital
para Instrumentao
Prof.: Herman P. Lima Jr (hlima@cbpf.br)
Monitor: Rafael Gama

Centro Brasileiro de Pesquisas Fsicas


Ministrio da Cincia, Tecnologia e Inovao (MCTI)
IX Escola do CBPF - G15

Organizao do curso
Introduo Eletrnica Digital
 analgico vs digital
 representao binria
 simplificao de circuitos
 portas lgicas
 flip-flops

Elementos Digitais Clssicos


 combinacionais e sequenciais
 somadores, contadores, codificadores e decodificadores
 multiplexadores e demultiplexadores
 comparadores

Linguagem Descritiva de Hardware (VHDL)


Laboratrio projeto e simulao

IX Escola do CBPF - G15

Analgico vs Digital
Circuitos digitais utilizam variveis digitalizadas que s
podem assumir um nmero finito de valores distintos (ex:
nmeros binrios).
Ex: computadores, cmeras digitais, CD/DVD player, DSP.

Circuitos analgicos utilizam variveis contnuas que podem


assumir um nmero infinito de valores possveis (ex: nmeros
reais).
Ex: amplificadores de udio, fontes de tenso, automao
industrial (PID).

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Destaques dos circuitos digitais


Geralmente mais fceis para projetar que os analgicos
Armazenamento de informao mais flexvel (latch)
Funcionalidade programvel (CPLDs, FPGAs)
Teoria matemtica bem desenvolvida
Imunidade a rudo
Circuitos integrados compactos
Tecnologias avanadas de implementao e em contnuo/rpido
desenvolvimento
Confiabilidade de funcionamento
IMPORTANTE: circuitos digitais tambm possuem caractersticas analgicas pois so
construdos a partir de componentes analgicos (transstores, diodos e resistores).

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Representando quantidades binrias


A informao binria representada por tenses (ou correntes) em
um circuito.
O valor exato da tenso no importante em circuitos digitais.
A taxa do fluxo de informao digital geralmente dada em bits
per second [bps].

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Nveis lgicos
Lgica TTL (Transistor Transistor Logic)

Nvel Lgico

Volts

Nvel Lgico

0 (False, Low) - 0 Volts


1 (True, High) - 5 Volts
Nvel Lgico Alto

Nvel Lgico Baixo

L
Transio
negativa
tempo
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Nveis lgicos

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Circuitos digitais
Circuitos digitais so projetados para:
Aceitar tenses de entrada dentro das faixas
0 (low) e 1 (high)
Processar sinais de entrada de forma previsvel
(definida no projeto)
Produzir tenses de sada dentro das faixas de 0 e 1.

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Sistemas numricos e cdigos


Sistemas digitais so construdos a partir de circuitos
que processam dgitos binrios, entretanto dgitos
binrios no so objetos com os quais lidamos no
mundo real.
Como representar nmeros do mundo real, letras,
audio, video e outras coisas de interesse por 0s e 1s?

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Sistemas numricos posicionais


Um nmero representado por um conjunto de
dgitos onde cada posio tem um peso associado.
Em um sistema base-r, o dgito na posio i tem peso
ri e cada dgito pode ter valor 0, 1, ..., r-1.
O nmero base-r dp-1 dp-2 ... d1 d0 . d-1 d-2 ... d-n tem
representao decimal (base-10):

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Nmeros decimais
Composto de 10 smbolos (base-10): dgitos 0 a 9.

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Nmeros binrios
Utilizam somente dois smbolos (0 e 1) (base-2).
So os mais importantes para sistemas digitais.
Para um nmero binrio de N bits, temos nmeros at (2N-1)10

= 11.625

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Nmeros hexadecimais
Compostos de 16 smbolos: os dgitos de 0 a 9 e as letras A, B,
C, D, E e F (base-16).
As posies dos dgitos recebem pesos como potncias de 16, ao
invs de 10, como no caso decimal.

16-1

162 161 160

745.216 = (7 162)
+ (4 161)
+ (5 160)
+ (2 16-1)
= 1861.12510

MSD

LSD

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Cdigo BCD (Binary-Coded-Decimal)


Um cdigo pode ser definido como um conjunto de strings de
bits, onde cada string representa um nmero, letra ou outro
smbolo qualquer.
No cdigo BCD, cada dgito do nmero decimal codificado no
binrio correspondente.
Exemplo:

94310 em BCD
9
4
3
1001 0100 0011 (BCD)

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Cdigos Alfanumricos
A maior parte da informao processada por computadores no
numrica (letras, sinais de pontuao e caracteres especiais).
O cdigo ASCII (American Standard Code for Information
Interchange) um cdigo alfanumrico de 7 bits com 128
caracteres diferentes (ver tabela no prximo slide).
Exemplo: a string de bits
1000001 1010011 1000011 1001001 1001001
o cdigo ASCII para ASCII.

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Tabela ASCII

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Cdigo de verificao por paridade


Quando dados digitais so transmitidos de um local para outro, sempre
possvel haver o recebimento de bits com erros.
Diversos sistemas digitais utilizam cdigos para detectar, e at corrigir,
erros de transmisso.
Um cdigo muito simples para deteco de erro consiste em adicionar
um bit ao caracter transmitido de tal forma que o nmero total de bits
iguais a 1 seja par (paridade par) ou mpar (paridade mpar).
No funciona para erros em dois bits no mesmo caractere, mas em
geral a probabilidade desta ocorrncia em sistemas digitais nula.

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Ex. paridade par


0 para que o nmero total de bits 1
seja PAR, por isso chama-se paridade par

1 0 0 1 0 0 0

1 0 0 0 1 0 1

1 0 0 1 1 0 0

1 0 0 1 1 0 0

1 0 0 1 1 1 1

bit de paridade
anexado

cdigo ASCII de
cada letra

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Nmeros com sinal


Sinal-magnitude:

N s = {s, an 1 , an 2 , an 3 ,..., a1 , a0 }
magnitude

Conveno do bit de sinal: s = 0


s=1

Faixa dinmica para


nmeros com n+1 bits:

-(2n 1) < N < 2n 1


(situao com dois zeros)

nmero POSITIVO
nmero NEGATIVO
Ex: n+1 = 3

+3
+2
+1
0
0
-1
-2
-3

011
010
001
000
100
101
110
111

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Nmeros com sinal


Complemento de 2:

Quando o nmero for positivo (MSB=0), funciona como no


modo sinal-magnitude.
Quando o nmero for negativo (MSB=1), a magnitude do
nmero deve ser encontrada atravs do complemento de 2.
+3
+2
+1
0
-1
-2
-3
-4

011
010
001
000
111
110
101
100

Nmeros positivos e zero

Ex: -1
111

Nmeros negativos

000 (comp 1)
+1
---------------Valor = 001
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Nmeros com sinal 4 bits

uma vantagem
do comp. a 2

bit de sinal
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Portas Lgicas
A

A
B

A
B

A
B

NOT

OR

0
1

1
0

A B

0
0
1
1

0
1
1
1

0
1
0
1

AND

XOR

A B

0
0
1
1

0
0
0
1

A B

0
0
1
1

0
1
1
0

0
1
0
1

0
1
0
1

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Projeto e Anlise de Circuitos Lgicos


lgebra booleana
Mapas de Karnaugh

simplificar
circuitos lgicos

Teoremas Booleanos
Comutativa: A+B = B+A ; AB = BA

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Associativa:
A+(B+C)=(A+B)+C
A(BC) = (AB)C

Distributiva:
A(B+C) = AB + AC
Teoremas de uma
nica varivel

Inverso Dupla:
Teoremas de
De Morgan:
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Dualidade
OR

AND;
AND
A+0=A
dual

OR;
0
A.1=A

Implementar circuito lgico para:

Y = (A + B)(A + B)

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Teoremas com mais de uma varivel


(9)
(10)
(11)
(12)
(13a)
(13b)
(14)
(15a)
(15b)

x+y=y+x
xy=yx
x + (y + z) = (x + y) + z = x + y + z
x(yz) = (xy)z = xyz
x(y +z) = xy + xz
(w + x)(y + z) = wy + xy + wz + xz
x + xy = x
x + xy = x + y
x + xy = x + y

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Mtodo da Soma de Produtos

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Equao da Soma de Produtos


Ex1: dada uma tabela verdade qualquer.

construmos a eq. da
soma de produtos:
Y=ABC+ABC+ABC+ABC
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Mapa de Karnaugh
pelo mtodo soma de produtos

1 passo:
preencher os
casos de 1

2 passo:
preencher o
restante com 0s
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Simplificao por PARES


Elimina 1 varivel

varivel D muda de estado

Y=ABCD + ABCD
Y=ABC(D+D)
Y=ABC

mais de um par
op OR
Y=ABCD+ABCD+ABCD+ABCD
Y=ACD+ABD

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Simplificao por QUADRAS


Elimina 2 variveis
Y=ABCD+ABCD+ABCD+ABCD
Y=ABC(D+D)+ABC(D+D)
Y=AB(C+C)
Y=AB
Y=AC

C e D mudam de estado

B e D mudam de estado
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Simplificao por OCTETOS


Elimina 3 variveis

Y=AC+AC
Y=A(C+C)
Y=A

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Resumo das simplificaes por Karnaugh


- Um par elimina uma varivel e seu complemento.
- Uma quadra elimina duas variveis e seus complementos.
- Um octeto elimina trs variveis e seus complementos.

Y = A B D + AC + CD
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Sobrepondo grupos
Pode-se usar o mesmo 1 mais de uma vez

Y = A+ ABCD

Y = A + BC D

mais simplificado

Pode-se usar o mesmo 1 mais de uma vez

Y = BC D + BCD

Y = BD

mais simplificado IX Escola do CBPF - G15

Ex. 1

Y = C + BCD

Y = C + BD

Ex. 2

Y = C + A C D + AB C D

Y = C + AD + BD

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Eliminando grupos redundantes

Y = BD + A BC + ABC + AC D + A CD

Y = A BC + ABC + AC D + A CD

mais simplificado

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Resumindo passo a passo


1. Insira 1 no mapa de Karnaugh para cada produto fundamental com
sada 1 na tabela-verdade. Insira 0s nos espaos restantes.
2. Circunde os octetos, quadras e pares. Lembre-se de sobrepor para
obter os maiores grupos possveis.
3. Se restar qualquer 1 isolado, circule cada um.
4. Elimine qualquer grupo redundante.
5. Escreva a equao booleana fazendo a operao OR dos produtos
correspondentes aos grupos definidos.

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Condies irrelevantes (dont care)

 Condies de entrada que nunca ocorrem durante o


funcionamento normal; portanto a correspondente sada
nunca aparece (X).
 A condio que no importa pode ser deixada igual a 1 ou
0, devendo-se usar o valor que produza um circuito lgico
mais simples.

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Ex. 1

Y = AD
Ex. 2

Y = BCD
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Mtodo do Produto de Somas

Y = ( A + B + C )( A + B + C )( A + B + C )

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Simplificao do Produto de Somas


Soma de produtos

Produto de somas

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Dualidade de Portas
 Transforme cada porta AND em uma porta OR, transforme cada
porta OR em uma porta AND e complemente todos os sinais de
entrada e sada.
 Transforme cada porta NAND em uma porta NOR, transforme
cada porta NOR em uma porta NAND e complemente todos os
sinais de entrada e sada.

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Circuitos integrados lgicos

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Circuitos integrados lgicos

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Circuitos integrados lgicos

(a) Porta NAND TTL bsica.

(b) Equivalente com diodo para Q1.

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Circuitos integrados lgicos


Porta NAND TTL em seus dois estados de sada.

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Circuitos integrados lgicos

(a) Quando a sada TTL est em nvel BAIXO, Q4 atua drenando corrente da carga.
(b) Com a sada em nvel ALTO, Q3 atua fornecendo corrente para a carga.
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Circuitos integrados lgicos

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Circuitos integrados lgicos

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Circuitos integrados lgicos

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Circuitos integrados lgicos

Trs condies de sada: 1, 0 e tri-state (Z)

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Circuitos integrados lgicos

Buffers tri-state no inversores


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Circuitos integrados lgicos

(a) Buffers tri-state usados para conectar sinais a um barramento comum.


(b) Condies para transmitir o sinal B para o barramento.
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Ciclo de vida das famlias lgicas


(Texas Instruments)

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Circuitos integrados lgicos


Encapsulamentos tpicos de CIs

(Texas Instruments)

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Evoluo ...

Famlia Cyclone IV

74LS08
Tecnologia

L=? m (5,0V)

Tecnologia

L=60 nm (1,2V)

Lgica no-programvel

4 portas lgicas AND

Lgica programvel

6.272 - 114.480 LEs (>240k


portas)

Velocidade

45MHz

Memria

Velocidade

> 300MHz

Multiplicadores

Memria

270 3.888 kbits

Pinos de I/O

12

Multiplicadores

15 - 266 (18 bits X 18 bits)

I/O programvel

NO

Pinos de I/O

179 - 528

Preo unitrio (US$)

US$0,37 (1k)

I/O programvel

SIM

Preo unitrio (US$)

US$ 11,95 (menor dispositivo)


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Lgica Programvel

Clula lgica tpica de uma FPGA (Logic Element)

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Circuitos sem memria e com memria

combinacional

sequencial

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Diagrama genrico de um circuito digital

Menor elemento de
memria: FLIP-FLOP
IN

OUT

CLOCK
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Smbolo de um Flip-Flop e os
dois estados de sada possveis

* O termo estado do flip-flop sempre faz referncia sada NORMAL (Q).

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FF S-C com portas NAND


dois estados estveis possveis quando SET=CLEAR=1

O FF S-C NAND opera com


pulsos ativos em nvel baixo
nas entradas SET e CLEAR.

A
0
0
1
1

B NAND
0
1
1
1
0
1
1
0

O estado atual das sadas depende


do que ocorreu anteriormente
nas entradas SET e CLEAR.
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Pulsando a entrada SET para o nvel baixo


(a) Q=0 antes do pulso na entrada SET;
(b) Q=1 antes do pulso na entrada SET.

A
0
0
1
1

B NAND
0
1
1
1
0
1
1
0

Nos dois casos a sada Q termina em nvel ALTO.

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Pulsando a entrada CLEAR para o nvel baixo


(a) Q=0 antes do pulso na entrada CLEAR;
(b) Q=1 antes do pulso na entrada CLEAR.

A
0
0
1
1

B NAND
0
1
1
1
0
1
1
0

Nos dois casos a sada Q termina em nvel BAIXO.

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Tabela-verdade do FF S-C com portas NAND

Q0 o estado anterior

Q0

A
0
0
1
1

B NAND
0
1
1
1
0
1
1
0

O caso em que SET=CLEAR=0 produz resultados imprevisveis, uma


vez que as duas sadas sero foradas para nvel alto.
NAO SE UTILIZA O LATCH NESTA CONDIO.
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Implementao alternativa de um latch NAND


e smbolo simplificado

Ao se ligar um FF, existem chances iguais do estado inicial ser baixo e alto.
Fatores como atrasos internos de propagao, capacitncias parasitas
e carga externa definem o estado inicial.
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Exerccio: determinar a forma de onda na sada Q do


FF S-C

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Exemplo de aplicao: chave sem trepidao


alguns milisegundos

durante a
transio
da chave

S
1
0
1
0

C
1
1
0
0

Q
Q0
1
0
x

(a) A trepidao do contato mecnico gera mltiplas transies na tenso Vout.


(b) FF S-C NAND usado para eliminar as mltiplas transies.
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FF S-C com portas NOR, tabela-verdade,


smbolo simplificado

A
0
0
1
1

B NOR
0
1
1
0
0
0
1
0

O FF S-C NOR opera com


pulsos ativos em nvel alto
nas entradas SET e CLEAR.

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Exerccio: determinar a forma de onda na sada Q

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Exemplo de aplicao do FF S-C NOR


disparo de alarme pela interrupo de um feixe de luz

Fototransistor:
com luz saturado S=0
sem luz cortado S=1 LIGA ALARME
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 at aqui
circuitos Assncronos
(sem clock)

a partir daqui 
circuitos SNCRONOS
(com clock)

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Sinais de clock circuitos sncronos

Duty Cycle

D (%) =

h
T

100

T(s)

Frequncia

F (Hz) =

1
T(s)

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Flip-flop sncrono com entrada de clock (CLK)


(a) por borda de subida do clock
(b) por borda de descida do clock

As entradas de controle determinam o efeito da transio ativa do clock.


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Setup Time e Hold Time

50% da amplitude mxima

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(a) Flip-flop SC sncrono com a borda positiva do pulso de clock;


(b) Tabela-verdade; (c) Forma de onda tpica.

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Flip-flop SC sncrono com a borda negativa do


pulso de clock e Tabela-Verdade.

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Verso simplificada do circuito interno de


um flip-flop SC sncrono.

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Implementao do circuito detector de borda


(a) borda positiva. (b) borda negativa.

A durao dos pulsos CLK* normalmente de 2 a 5 nano-segundos e


corresponde ao atraso da porta inversora.
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Flip-flop JK sncrono com a borda


positiva do clock

nica diferena
em relao ao
FF S-C NOR

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Flip-flop JK sncrono com a transio negativa do clock

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Flip-flop D sncrono com a transio


positiva do clock

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Cdigo VHDL para um flip-flop D sncrono com


a borda positiva do clock

dff

RST

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Implementao de um flip-flop D a partir


de um flip-flop JK

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Transferncia de dados em paralelo


utilizando flip-flop D

princpio de
circuitos
SNCRONOS

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Latch D transparente
(a) estrutura, (b) tabela-verdade, (c) smbolo lgico

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Formas de onda mostrando os dois modos


de operao de um latch D transparente

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Atraso de propagao em FFs sncronos


Atraso de tempo entre a transio ativa do clock e o instante em que a sada comuta.

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Outros parmetros em FFs sncronos


Frequncia mxima de clock (Fmax)
Tempos de durao do pulso de clock (nveis alto e baixo)
Largura de pulsos assncronos (PRESET, CLEAR)
Tempos de transio do clock

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APLICAO: Flip-flop D sincronizando a habilitao de


uma porta AND para o sinal de clock

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Transferncia sncrona de dados realizada


por diversos tipos de FFs

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Transferncia paralela do contedo do


registrador X para o registrador Y

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Registrador de deslocamento de quatro bits

DATA
IN

X3

J
K

X2

J
K

X1

X0

PULSOS DE
DESLOCAMENTO

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Transferncia serial de dados de um registrador


X para um registrador Y

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Exemplo: microprocessador transferindo dados para um


registrador externo

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Flip-flops JK conectados para formar um contador binrio


de trs bits (mdulo 8)

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Diagrama de estados de um contador sncrono

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Flip-Flops em FPGAs

Bloco Lgico (LE) da famlia Cyclone IV (Altera).


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Adio binria
Existem somente quatro casos possveis na adio binria:

0+0=0
1+0=1
1 + 1 = 10 = 0 + carry de 1 para a prxima posio
1 + 1 + 1 = 11 = 1 + carry de 1 para a prxima posio
carry
A operao de adio em computadores ocorre somente entre dois nmeros
de cada vez. Isto no representa uma limitao na velocidade, visto que os
processadores modernos realizam uma soma em nano-segundos.
(Ex: clock > 2,5GHz).
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Blocos funcionais de uma ALU

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Processo tpico de uma adio binria

aps ser lido


da memria

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Adio binria no sistema complemento a 2


 Calculadoras e processadores utilizam normalmente o sistema em comp. a 2
para somar e subtrair binrios. O hardware mais simples.
 As operaes adio/subtrao so realizadas tambm sobre o bit de sinal.
CASO 1: adio de 2 nmeros positivos

Ex: +9 0 1001
+4 0 0100
0 1101

(1 parcela)
(2 parcela)
(soma = +13)

bit de sinal
(+)

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Adio binria no sistema complemento a 2


CASO 2: adio de um n positivo e outro menor e negativo

Ex: +9 0 1001
- 4 1 1100

(1 parcela)
(2 parcela)

1 0 0101

(soma = +5)

carry desconsiderado bit de sinal

CASO 3: adio de um n positivo e outro maior e negativo

Ex: -9 1 0111
+4 0 0100

(1 parcela)
(2 parcela)

1 1011

(soma = -5)

bit de sinal
(-)

D[5..0] Comp. a 2
-----------------------00000 0
10000 -16
10001 -15
10010 -14
10011 -13
10100 -12
10101 -11
10110 -10
10111 -9
11000 -8
11001 -7
11010 -6
11011 -5
11100 -4
11101 -3
11110 -2
11111 -1

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Adio binria no sistema complemento a 2


CASO 4: adio de dois nmeros negativos

Ex: -9 1 0111
-4 1 1100
1 1 0011

(1 parcela)
(2 parcela)
(soma = -13)

carry desconsiderado bit de sinal

CASO 5: nmeros iguais de sinais opostos

Ex: -9 1 0111
+9 0 1001

(1 parcela)
(2 parcela)

1 0 0000

(soma = +0)

D[5..0] Comp. a 2
-----------------------00000 0
10000 -16
10001 -15
10010 -14
10011 -13
10100 -12
10101 -11
10110 -10
10111 -9
11000 -8
11001 -7
11010 -6
11011 -5
11100 -4
11101 -3
11110 -2
11111 -1

carry desconsiderado bit de sinal


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Adio binria no sistema complemento a 2


- observaes  Subtrao: na operao de subtrao, basta converter o subtraendo para
seu equivalente negativo em complemento a 2, e realizar a operao de adio.
 Overflow: se a soma produzir um resultado cuja magnitude no pode ser
representada pelos bits disponveis, o resultado estar INCORRETO.

Ex: +9 0 1001
+8 0 1000
1 0001
SINAL incorreto !

(1 parcela)
(2 parcela)
(soma = -15 ???)

D[5..0] Comp. a 2
-----------------------00000 0
10000 -16
10001 -15
10010 -14
10011 -13
10100 -12
10101 -11
10110 -10
10111 -9
...

MAGNITUDE incorreta !

O overflow pode ser detectado verificando se o bit de sinal resultante tem o


mesmo valor dos bits de sinal dos nmeros originais tem que ter.
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Tabela-verdade de um somador completo

IX Escola do CBPF - G15

Circuito somador paralelo usando somadores


completos

IX Escola do CBPF - G15

Circuito de um somador completo

A
0
0
1
1

B XOR
0
0
1
1
0
1
1
0
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Mapas de Karnaugh para as sadas do somador


completo

IX Escola do CBPF - G15

Somador completo com registradores e


sinais para somar e armazenar em memria

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Somador paralelo de 4 bits 74HC283 e


conexo em cascata formando um somador de 8 bits

PARALELO

os bits so somados
simultaneamente

velocidade limitada
pela propagao do carry

look-ahead carry
(carry antecipado)

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Somador paralelo para somar nmero positivo com


nmero negativo em complemento a 2

10ns

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Somador/Subtrator paralelo usando complemento a 2

Operao
ADD SUB
1
0
0
1

Neste caso, o CARRY = 1,


produzindo o comp. a 2 de B.

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Smbolos IEEE/ANSI para somador completo e


CI somador paralelo de 4 bits

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Contador assncrono de 4 bits (ripple counter)

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Contador mdulo 6 atravs do reset de um contador


mdulo 8 na contagem 6

como evitar
o spike?

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Diagrama de estados para o contador mdulo 6

LEDs mostram o
estado do contador

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Shift-register em anel de 4 bits

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Shift-register em anel - VHDL


entity shift_reg is
port(clk
: in bit;
q
: out bit_vector(3 downto 0));
architecture vhdl of shift_reg is
signal ser_in : bit;
begin
process(clk)
variable ff : bit_vector(3 downto 0);
begin

q3
q2
q1
q0

clk

if (ff(3 downto 1) = 000) then


ser_in <= 1; -- auto incio
else
ser_in <= 0;
end if;
if (clkevent and clk=1) then
ff := (ser_in & ff(3 downto 1)); -- deslocamento p/direita
end if;

ser_in ff3 ff2 ff1

q <= ff;

q3

q2 q1 q0

end process;
end vhdl;
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Diagrama do CI 74ALS174 e
smbolo lgico

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Entrada Serial / Sada Paralela 74ALS164

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Funcionamento do 74ALS164

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Diagrama de um decodificador

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Decodificador 3 pra 8

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Decodificador 74LS138

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Decodificador 5 pra 32 a partir de quatro 3 pra 8

A4
0
0
1
1

A3
0
1
0
1

habilita Z1
habilita Z2
habilita Z3
habilita Z4
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Decodificador BCD para Decimal

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Display de 7 segmentos

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Decodificador BCD para display de 7 segmentos

o LED acende
quando a sada
estiver ativa (0)

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Diagrama de um codificador

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Codificador Octal para Binrio (8 pra 3)

Para uma operao adequada, apenas uma entrada deve ser ativada de cada vez.

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Diagrama funcional de um multiplexador

SELEO

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Implementao do multiplexador de 2 entradas

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Implementao do multiplexador de 4 entradas

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Multiplexador 74ALS151: 3 entradas + EN

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Multiplexador de 16 entradas a partir de dois CIs


74HC151

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Demultiplexador

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Demultiplexador de 1 pra 8

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Decodificador 138 funcionando como


demultiplexador

(a) E1 usada como entrada de dado. (b) Formas de onda tpicas para o cdigo
de seleo A2 A 1 A 0 = 000 mostram que O0 idntica a entrada de dados E1.
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Demultiplexador de clock

Transmite o sinal de clock para um destino


determinado pelas entradas de seleo.
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Comparador de magnitude 4 bits

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Comparador de 8 bits a partir de dois de 4 bits

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Comparador de magnitude usado em termostato digital

A B NOR
00
1
01
0
10
0
11
0
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Trs dispositivos transmitindo 1 byte para um microprocessador


(apenas um dispositivo habilitado por vez)

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Registrador tri-state 74ALS173

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Registradores tri-state conectados a um barramento de dados

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Transferncia do dado 1011 do registrador A


para o registrador C
C

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Forma simplificada de mostrar a ativao de sinais nas


linhas do barramento de dados

Observar o SETUP TIME e o HOLD TIME !


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Um driver de barramento octal 74HC541 conecta as sadas de um conversor analgicodigital (ADC) a um barramento de dados. A sada D0 est conectada diretamente no
barramento, mostrando o efeito das capacitncias parasitas.

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Representao simplificada de barramento

IX Escola do CBPF - G15

Representao simplificada de barramento

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Registrador bidirecional conectado no


barramento de dados

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Um computador geralmente usa uma memria principal de alta


velocidade e uma memria auxiliar externa mais lenta.

voltil

no voltil

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Cada posio tem um endereo binrio especfico

IX Escola do CBPF - G15

(a) Diagrama de uma memria 32 x 4


(b) Configurao virtual das clulas de memria em 32 palavras de 4 bits.

IX Escola do CBPF - G15

Viso simplificada das operaes de leitura e


de escrita em uma memria de 32 x 4

IX Escola do CBPF - G15

Trs barramentos conectando os CIs de


memria principal na CPU

IX Escola do CBPF - G15

(a) Smbolo de uma memria ROM tpica


(b) Tabela mostrando os dados binrios de cada endereo
(c) A tabela em hexadecimal.

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Arquitetura de uma ROM 16 8

IX Escola do CBPF - G15

Temporizao tpica para a operao de leitura de uma ROM

Access time

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Estrutura de uma ROM, onde se usa um MOSFET para cada clula memria.
Uma conexo de fonte aberta armazena 0; uma conexo fechada armazena 1.

D
G
S

Dado em
A1A0 = 00

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PROMS usam fusveis que podem ser seletivamente queimados


(abertos) pelo usurio para programar um nvel lgico 0 na clula.

IX Escola do CBPF - G15

(a) Smbolo lgico para a EPROM 27C64


(b) Encapsulamento tpico mostrando a janela para entrada de luz ultravioleta
(c) Modos de operao da 27C64.

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(a) Smbolo lgico para a EEPROM 2864


(b) Modos de operao
(c) Temporizao para a operao de escrita

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A complexidade e o custo das memrias semicondutoras


no-volteis aumentam medida que a flexibilidade no
apagamento e na programao aumenta.

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(a) Smbolo lgico para o chip de memria flash 28F256A


(b) Entradas de controle (CE, OE e WE).

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Memria flash em um pen-drive USB

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Organizao interna de uma RAM de 64 4

RAM dual-port
aplicaes de alta velocidade
origem dos dados destino
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Temporizao tpica de
uma memria RAM
(a) ciclo de leitura (b) ciclo de escrita

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RAM Esttica RAM Dinmica


RAM Esttica (SRAM)
dados armazenados somente enquanto o CI estiver alimentado - voltil
clulas de memrias formadas por flip-flops
tecnologias de fabricao: bipolar, MOS ou BiCMOS
mdia capacidade (< 4Mbit)
alta velocidade (tempo de endereamento ~ 10ns)

RAM Dinmica (DRAM)


dados armazenados somente enquanto o CI estiver alimentado - voltil
clulas de memria utilizam capacitores MOS para armazenar carga
necessitam sinal de refresh peridico devido fuga de carga do capacitor
maior capacidade
menor consumo
alta velocidade de acesso com tecnologias DDR, DDR2 e DDR3

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Smbolo e tabela de modo de operao para


a SRAM CMOS MCM6264C

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Exemplo de SRAM utilizada em projeto do CBPF

Preo Unitrio = US$ 9,35


(modelo 10ns)
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Exemplo de SRAM utilizada em projeto do CBPF

Arquitetura da memria IDT71V424


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Arranjo das clulas em uma


RAM dinmica de 16K 1

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Clula de memria dinmica

As chaves SW1 a SW4 so transstores MOSFET

Operao de escrita as chaves SW1 e SW2 so fechadas.


Operao de leitura todas as chaves so fechadas, exceto SW1.

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Arquitetura simplificada da DRAM


TMS44100 de 4M 1

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Multiplexao de endereo em memrias DRAM


ROM
O endereamento direto.

DRAM
Como as DRAMs apresentam alta
capacidade, so necessrios
muitos bits de endereamento,
aumentando a dimenso dos CIs.
Para contornar esse problema,
utiliza-se multiplexao de
endereo.

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Temporizao da multiplexao de endereo em


memrias DRAM

Row Address Strobe

Column Address Strobe

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Memria RAM de 4K X 8 conectada em uma CPU

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Sinais na operao de leitura em uma RAM dinmica


(supondo a entrada R/W (no mostrada) em nvel 1)
aplica linhas A8 a A15 na DRAM

aplica linhas A0 a A7 na DRAMc

a DRAM coloca dados vlidos na sada


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Sinais na operao de escrita em uma RAM dinmica

R/W pulsado para


escrever o dado

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Modo de refresh com o sinal RAS


Sempre que uma operao de leitura for realizada em uma clula, todas as clulas
daquela linha recebem um refresh.
Refresh com RAS o modo mais comum, utilizando um contador de endereos.

Um Controlador de DRAM utilizado frequentemente para controlar o processo de refresh,


de forma que o endereamento proveniente da CPU no sofra interferncia do endereamento
do processo de refresh.
A maioria das memrias DRAM atualmente j possui circuitos de refresh internos, o que
elilmina a necessidade de fornecimento externo de endereos para refresh.
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Combinando duas RAMs de 16 x 4 em


um mdulo de 16 x 8

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Oito memrias de 1K x 1 organizadas como


uma memria de 1K x 8

IX Escola do CBPF - G15

Duas memrias 16 x 4 formando uma memria de 32 x 4

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Quatro PROMs 2K x 8 organizadas para formar


uma memria com capacidade de 8K x 8

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Memrias FIFO: os dados so lidos (b)


na mesma ordem em que foram escritos (a).

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Utilizao de memria FIFO em projeto no CBPF


timestamp

Detector
PMT

front buffer

ADC
250MHz

event
builder
4 s

front-end

clock

TDC
data

trigger
logic

control
logic

long buffer
2 ms

VETO
VME bus

Mdulo de aquisio de dados do Projeto Neutrinos Angra


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Utilizao de memria FIFO em projeto no CBPF

Preo Unitrio = US$ 89,95

Memria FIFO utilizada no Projeto Neutrinos Angra


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Utilizao de memria FIFO em projeto no CBPF

Memria FIFO do Projeto Neutrinos Angra

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Mtodo checksum para verificao


de erros em uma ROM 88
(a) ROM com dados corretos; (b) ROM com erro nos dados

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