BAB 11

HIGH LEVEL DEIGN FLOW

Bagan 1 Langkah langkah desain high level

1. desain spesifikasi proses : menentukan perilaku yang diharapkan dari desain akhir.
Desainer menempatkan cukup detail dalam spesifikasi sehingga desain dapat
dibangun. Kemudian melakukan implementasi dalam hal ini detail desain
diterjemahkan ke dalam algoratma. Kemudian dikonversi keterangan bahwa untuk
RTL (Register Transfer Level) nanti.
2. RTL dibuat selama proses HDL capture . desainer menciptakan deskripsi VHDL RTL
yang bagaimana sistem bisa berjalan desain clock by clock. Kemudian dibuat kode
VHDL desainer dalam hal ini yang pada akhirnya kode VHDL di cek, apakah syntax
yang dibuat benar atau salah, jika salah maka diperbaiki maka dapat memulai proses
verifikasi kebenaran yang dari VHDL menggunakan RTL simulasi.
3. RTL simulasi : RTL simulasi langkah digunakan untuk memverifikasi kebenaran RTL
VHDL description. Untuk mengetahui apakah syntax tersebut benar atau tidak maka
diberikan input atau stimulus yang sesuai dengan permasalahan dengan menjalankan
simulator, sehingga output dapat dianalisis. Jika sudah maka dilanjutkan ke langkah
VHDL synthesis.

Bagan 2 RTL Simultion

4. VHDL synthesis .
Tujuan dari langkah sintesis VHDL adalah mengimplementasikan fungsi ke FPGA
atau ASIC.. Dalam hal ini terdapat beberapa alasan terjadinya kesalahan sintesis
antara lain Acsess Type di VHDL , ketidaksesuaian antara RTL hasil simulasi dan
hasil simulasi keluaran netlist dan lain lain. Jika tidak ada error pada sintaks,
perancang dapat mensintesis kedalam design and map teknologi yg dituju. Jika
terdapat error pada syntax dan harus mengubah kode VHDL maka perlu dilakukan
simulasi kembali. Dalam prosses ini akan menghasilkan netlish output dan sejumlah
file laporan sehingga dapat diketahui apakah perancangan berjalan dengan baik atau
tidak.
5. Functional Gate-Level Verification
Dari langkah VHDL synthesis dapat menghasilkan output netlist yang tidak sama
persis dengan RTL. Maka dari itu agar dapat memastikan apakah fugsi tersebut
berjalan dengan baik maka diperlukan adanya Functional Gate-Level Verification ,
VHDL akan disimulasikan dengan menggunakan vektor verifikasi RTL. Jika desain
benar akan menghasilkan kesesuaian logika, jika tidak cocok, perancang harus mendebug VHDL description RTL untuk melihat apa yang salah. Selain itu dalam langkah
ini dapat menjalankan simulasi VITAL dari netlistfungsi yag dibuat.
6. Place and Route langkah untuk menerapkan netlist desain dalam perangkat teknologi
sasaran, hal ini juga memperhitungkan arsitektur FPGA dan lokasi chip, sehingga
desain minimalis.

Bagan 3 Place and Route Data Flow

7. Post Layout Timing Simulation
Menjalankan simulasi dengan menerapkan place and route pada teknologi sehingga
menghasilkan bentuk gelombang output yang akurat yang menunjukkan apakah
perangkat beroperasi dengan benar. Jika desain telah terstruktur dengan baik, vector
test dari RTL simulation dapat digunakan untuk Post Route Gate-Level Verification
sehingga menghasilkan nilai vector yang baru. Jika Post Route Gate-Level
Verification sudah dilakukan dengan benar maka dialakukan VHDL Simulation
menggunakan VITAL-compliant
8. Timing statis
Mensimulasi desain agar dapat mengetahui apakah output dihasilkan pada waktu yang
tepat.