6.

FLIP-FLOPOVI

Flip-flop je popularni naziv za logika kola koja se sastoje od

kombinacionog kola i memorijskog elementa sl. 6.1.

Sl.6.1
Oba ova segmenta flip-flopa su meusobno spregnuta (nisu
posebni dijelovi kola).
- Flip-flopovi su bazirani na bistobilnom multivibratoru.
- Po svojoj funkciji predstavljaju memorijska kola, zadravaju
uspostavljeno stanje izlaza i kada na ulaz prestane djelovati signal.
Izlazna fukcija, pored trenutno prisutnih signala na ulazu zavisi i od
predhodnog stanja izlaza.
Flip-flopovi spadaju u grupu sekvencijalnih kola jer izlaz zavisi od
vremenske sekvence predhodnog stanja i ulaznog signala
Postoji vie tipova flip-flopova, ali u realizaciji sloenih digitalnih
struktura primjenu su nali RS, T, RST, D, JK i MS flip-flopovi.
Svaki od ovih tipova flip-flopova bie posebno obraen.
Svi tipovi flip-flopova bazirani su na pogodnom povezivanju
osnovnih logikih elemenata NILI/NOR ili NI/NAND.
Flip-flopovi mogu biti izraeni u razliitim tehnologijama.
Izlazne funkcije flip-flopova se najee prikazuju tabelama, pomou
vremenskih dijagrama ili u analitikoj formi.
Postoje i drugi naini predstaljanja izlaznih finkcija kod
sekvencijalnih kola.
6. 1. R-S FLIP FLOP

RS flip-flop (RSFF) je mogue formirati pomou NOR ili pomou

NAND logikih elemenata.
- Blok ema (simbol) i detaljna struktura RSFF na bazi NOR i NAND
logikih krugova prikazana je na slici 6.2 i 6.2a

Sl.6.2

Sl.6.2a
Memorijska karakteristika kola ostvarena je uspostavom povratnih
veza sa izlaza jednog kola na ulaz drugog kola i obrnuto.
Stanje izlazne funkcije je odreeno stanjem Q.
Ako je Q na nivou log 0 pripadni izlazni tranzistor vodi, a na flip-
flopu je uspostavljeno poetno stanje (reset), ulaz R je na nivou log
1 (kod pozitivne logike), a ulaz S je na nivou log 0.
Ako se na ulaze S i R dovedu nivoi log 1 istovremeno stanje izlaza
nee biti definisano.
Stanje izlaza se mjenja samo ako se na jedan ulaz R ili S dovede nivo
log 1. Zbog toga se sklop naziva RSFF.
Zavisnost izlazne funkcije Q (t0 +T) RS flip-flopa u ovisnosti od ulaza
i predhodnog stanja izlaza Q (t0) data je tabelom na sl. 6.2b
 R S Q(t0) Q(t0+T)
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 /
1 1 1 /

Tab. 6.2b

Tabelu 6.2b mogue je predstaviti i u skraenom obliku tab. 6.2c

R S Qn+1
0 0 Qn
0 1 1
1 0 0
1 1 nedefinisano
Tab.6.2c
Izlaz nije definisan ako su oba ulaza na nivou log 1 bez obzira na
predhodno stanje izlaza.
Prema tabeli izlazna funkcija je:
Q (T) = RSQ + RSQ+ RSQ = RSQ + RS
Da bi RS flip-flop korektno radio mora biti ispunjen uslov: RS = 0
Vremenski dijagram RSFF prikazan je na sl6.3.

Sl.6.3
 Osnovni nedostatak RS flip-flopa je nedafiniranost stanja izlaza kada
su ulazi R i S na nivou log 1.
Kao jedno od rjeenja pomenutog problema je izvedba RS flip-flopa
sa dominantnim ulazom R ili S ako su oba na nivou log 1.
Postoje i takve izvedbe RSFF kod kojih istovremena pojava log 1
na oba ulaza R i S ne mjenja stanje izlaza Q. Tabela 6.4

T T T
R S Q Q Q
R S RS
0 0 Q Q Q
0 1 1 1 1
1 0 0 0 0
1 1 0 1 Q

Tabela 6.4
T
- Q R stanje izlaza kada je dominatan ulaz R
- Q TS stanje izlaza kada je dominantnost ulaza S.

Slika 6.5 predtsavlja dvije varijante RSFF ( na bazi NOR i NAND

logikih kola) sa ulazom za sinhronizaciju Ovakva struktura RSFF se
proizvodi u integriranoj tehnologiji i koristi u sinhroniziranim
logikim strukturama.
 Sl.6.5

Na ulaz C dovode se takt implusi (clok) za sinhronizaciju.

Kada je na ulazu S nivo log1 i naie takt impuls na izlazu gornjeg
NI kola pojavie se nivo log0, na izlazu Q nivo log1, a na izlazu
Q nivo log0. Izlaz Q e ostati na nivou log1 sve dok se ne pojavi
na R ulazu signal log1 i takt impuls. Tada e Q izlaz poprimiti
vrijednost log1, a Q vrijednost log0.
Vremenski dijagram taktovanog RSFF dat je na sl. 6.6

Sl.6.6

6. 2. T FLIP-FLOP

- Blok ema (simbol) T flip-flopa (TFF) ili trigerskog flip flopa i

tabela stanja prikazana je na sl. 6.7.
 T Q Qn+l
Q
0 0 0
T
0 1 1
Q 1 0 1
1 1 0

Sl.6.7

Ima samo jedan ulaz za dovoenje pobudnog signala.

Trigerski ulaz se dovodi u bazu oba tranzistora bistabilnog
multivibratora, ali e djelovati, promjeniti stanje samo onog
tranzistora koji je zakaen. On e provesti a preko povratne sprege u
bazu drugog tranzistora dovede se signal log0, ovaj tranzistor se
zakoi. Sljedei takt implus mjenja stanje drugog tranzistora.
Izlaz se mjenja samo kada se na ulaz T dovede nivo log 1.
Karakteristina funkcija T flip-flopa prema tabeli 6.4 je:
Qn +1 = T Q + T Q = T + Q ,
gdje je Qn + 1 = Q (to+T)
Realizacija TFF na osnovu RSFF prikazana je na slici 6.8.

1 S Q

2 R Q

Sl.6.8

Ako je na izlazu Q nivo log 1 (Q = 1) trigerski implus T e proi

kroz I kolo 2 i promjeniti stanje izlaza.
Ako je Q = 0 frigerski implus e proi keoz I kolo 1 i promijeniti
stanje izlaza.
Poto svaki implus trigerskog signala mjenja stanje izlaza kod TFF,
TFF se ponaa kao djelitelj sa dva trigerskog signala.
Takoer je TFF mogue realizovati i sa takozvanim (sinhroniziranim)
ulaznim signalom. Trigerski ulaz je aktivan tek kada je takt implus na
nivou log 1.

6.3. RST FLIP-FLOP

- Predstavlja kombinaciju RS i T flip-flopa .

- Simbol RST flip.flopa dat je na slici 6.9.
- Uslov je da nikad dva ulaza nisu na nivou log 1.
- Izlazna funkcija je data tabelom 6.10.

S Q

Q
R

Sl 6.9
R S T Q Qn+l
0 0 0 0 0
0 0 0 1 1
0 1 0 0 1
0 1 0 1 1
1 0 0 0 0
1 0 0 1 0
0 0 1 0 1
0 0 1 1 0
 Tab.6.10

Izlaz je funkcija 4 varjable R, S, T i Q.

Qn+1 = RSTQ + RSTQ + RSTQ + RSTQ

Izlazna funkcija se moe pojednostaviti.
Qn+1 = R (ST +S (TQ +TQ)).
Pri tome je RS = RT = ST = 0.
Izlazna funkcija se daljim pojednostavljivanjem moe svesti na
konanu formu:
Qn+1 = S +TQ +RTQ

6.4. D FLIP-FLOP
Infrmacija sa ulaza prenosi se na izlaz sa kanjenjem od jednog takt
implusa (delay-kanjenje).
Najee se koristi u registrima pomaka (shift-register)
Simbol i strukturna ema DFF predstavjeni su slikom 6.11.
U ovoj emi RSFF je na bazi NOR elemenata

T
Sl.6.11
D flip-flop (DFF) ima dva ulaza: na ulaz D dovodi se ulazni signal, a
na ulaz C takt implus.
Ako se na ulaz D dovede signal log 1, onda e se pri pojavi takt
implusa C ovaj signal preko I kola prenijeti na ulaz RSFF sl. 6.8, pa e
se na izlazu pojaviti signal log 1.
Izlazni signal je poprimio vrijednost ulaza (log 1) ali tek po isteku
takt implusa.
Ako se na ulazu D pojavi signal log 0 preko odgovarajueg I kola
taj signal e se nakon pojave takt implusa prenijeti na RS FF (R ulaz) i
promjeniti stanje izlaza na nivo log 0.
Izlazna funkcija DFF data je tabeom 6.12.

C D Qn+1
0 x Qn
1 0 0
1 1 1

Tab.6.12
Vremenski dijagram ulaznih i izlazih signala kod D flip.flopa prikazan
je na slici 6.13.

Sl. 6.13

DFF je mogue realizovati i pomou NAND logikih krugova sl.6.14

Sl.6.14
DFF u spoju kao na sl.6.15 moe posluiti kao djelitelj clok signala
(frekventni djelitelj)

Sl.6.15
DFF se u integriranoj formi proizvodi sa dva asinhrona ulaza sl.6.16.
Ovi ulazi su omoguavajui odnosno onemoguavajui.
Kada je ulaz PRESET na nivou log0 izlaz Q je nanivou log1, a
kada je ulaz CLEAR na nivou log0 izlaz Q je na nivou log0bez
obzira na ulaz.

Sl.6.16
 6.5. JK FLIP-FLOP

Struktira JK flip.flopa(JKFF) predstavljena je slikom 6.17, a simbol na

sl.6.17a

Sl.6.17 sl.6.17a
JKFF ima 3 ulaza: J, K i CP.
Blokovi oznaeni sa LK predstavljaju elemente za kanjenje.
Kanjenje osigurava da se izlazni signal preko povratne sprege pojavi
na ulaz tek nakon prestanka djelovanja takt implusa CP.
Vrijeme kanjenja mora biti due od trajanja takt implusa, a krae od
trajanja pauze izmeu dva takt implusa.
Tabela ovisnosti izlazne funkcije JKFF od ulaznih stanja i
predhodnog stanja izlaza data je tabelom 6.18.

J K CP Qn+1 Qn + 1

0 0 1 Qn Qn

0 1 1 0 1
1 0 1 1 0

1 1 1 Qn Qn

x x 0 Qn Qn

Tab.6.18.
JKFF prevazilazi problem RSFF kad se na oba ulaza J i K pojavi nivo
log 1.
Prema tabeli 6.18 JKFF se tada ponaa kao TFF . Pojava takt implusa
mjenja stanje izlaza.
Izlazna funkcija JKFF moe se predstaviti analitikim izlazom:
Q (T) = JKQ p JKQ p JKQ p JKQ , a pojednostavljena forma
Q(T) = KQ p JQ
JKFF je mogue realizovati pomou DFF gdje sam DFF preuzima
ulogu elemenata za kanjenje. Na slici 6,19 prikazan je JKFF koji
mjenja stanje na pozitivnu ivicu clok signala.

Sl.6.19

6. 6. MS FLIP-FLOP
Nedostatak JK flip-flopa je potreba za elementima za kanjenje u
granama povratnih sprega.
Ovaj nedostatak je mogue rijeiti pomou dva pogodno spregnuta
flip.flopa (MS flip flop). Iako je za realizaciju ove varijante potrebno
vie elemenata, ako se realizuju u integriranoj tehnologiji to nema
znaaja.
MS flip-flop (MSFF) je prikazan na slici 6.20. a simbol na slici 6.21.

Sl.6.20.
 Sl.6.21.
MS FF-vi imaju veu pouzdanost jer ne dolazi do pojave neeljenih
prelaznih implusa koji mogu promijeniti stanje izlaza i dovesti do
nekorektnog rada flip.flopova.

Pojava prelazog implusa

Neka se na jednom ulazu I kola dovede signal log 0, a na drugom

signal log 1, na izlazu e se pojaviti signal log 0 slika 6.22.

Sl.6.22
Ako doe do istovremene promjene ulaznih signala (signal log 0 na
nivo log 1, a signal log 1 na nivo log 0) na izlazu e ostati nivo
signala koji odgovara log 0.
Promjena signala nije trenutna i deava se kroz prelazni proces sl.
6.23.
 Sl.6.23

U toku prelaznog procesa vrijednost signala na jednom ulazu raste, a

na drugom opada, pa postoji odreen interval vremena u toku kojeg je
napon na oba ulaza I kola vei od nule.
Ako je ovaj napon vei od napona praga, na izlazu I kola e se pojaviti
lani signal nivoa log 1.
Kod MS flip.flopa ovo nije sluaj.
Na slici 6.24 i 6.24a prikazan je MSFF na bazi dva RSFF-a i njegova
struktura respektivno.

Sl.24
 Sl.6.24a
Pretpostavimo da je MS FF resetovan tj. da je na izlazima Q RSFF-
ova signal log 0. Neka je na ulazima J i K nivo log1.
Dovoenjem takt implusa na ulaz T pojavljuje se nivo log 1 na S
ulazu prvog RS flip.flopa, a izlaz Q mjenja stanje sa nivoa log 0 na
nivo log 1.
Drugi RS flip-flop ostaje nepobuen jer je takt implus na nivou log
0.
Nakon zavretka takt implusa stanje izlaza prvog flip-flopa ostaje
nepromjenjeno (nivo log 1)
Sada se preko invertora pojavljuje takt implus na treem I kolu, a na
izlazu I kola se pojavi signal log 1 koji setuje drugi RS flip-flop i
promjeni mu stanje izlaza sa nivoa log 0 na nivo log 1.
Nakon zavretka takt implusa promjeni se stanje izlaza drugog RS
flip.flopa, a time i MS flip-flopa.
MS flip.flop se izvodi sa vie slobodnih prikljuaka to omoguava
raznosvrsnu primjenu.
Karakteristina funkcija (izlazna funkcija) MS flip-flopa zavisi od
primjene.
MS flip-flop se moe koristiti kao RS, T, RST D ili flip-flop.
MS flip-flop mjenja stanje izlaza na negativnu ivicu takt implusa.
Na slici 6.24 prikazana je realizacija DFF kao MSFF koji mjenja
stanje na pozitivnu ivicu.
Sl.6.24