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em Tecnologia CMOS
67 anos!
1947
Primeiro Transistor
John Bardeen and Walter Brattain
Bell Labs
67 anos!
Evoluo
1958 1997
Metal
xido de Si
Semicondutor
(Silcio)
Fig. 5.1 Physical structure of the enhancement-type NMOS transistor: (a) perspective view; (b) cross section. Typically L = 1 to 10 m, W = 2 to
500 m, and the thickness of the oxide layer is in the range of 0.02 to 0.1 m.
1960: first MOSFET - D. Kahng and M. Atalla
(from H. Iwai)
Physical structure of the enhancement-type NMOSFET transistor
(from M. Green)
APLICAES DO XIDO DE SILCIO NA TECNOLOGIA
DE FABRICAO DE DISPOSITIVOS
APLICAES DO XIDO DE SILCIO NA TECNOLOGIA
DE FABRICAO DE DISPOSITIVOS
APLICAES DO XIDO DE SILCIO NA TECNOLOGIA
DE FABRICAO DE DISPOSITIVOS
APLICAES DO XIDO DE SILCIO NA TECNOLOGIA
DE FABRICAO DE DISPOSITIVOS
APLICAES DO XIDO DE SILCIO NA TECNOLOGIA
DE FABRICAO DE DISPOSITIVOS
APLICAES DO XIDO DE SILCIO NA TECNOLOGIA
DE FABRICAO DE DISPOSITIVOS
APLICAES DO XIDO DE SILCIO NA TECNOLOGIA
DE FABRICAO DE DISPOSITIVOS
APLICAES DO XIDO DE SILCIO NA TECNOLOGIA
DE FABRICAO DE DISPOSITIVOS
APLICAES DO XIDO DE SILCIO NA TECNOLOGIA
DE FABRICAO DE DISPOSITIVOS
ESTRUTURA DO XIDO DO SILCIO
PROCESSOS BSICOS (DIFUSO E REAO)
P/ OXIDAO DO SILCIO
Oxidao Trmica de
Si
Cross section of a
MOS gate structure
Source: Microelectronic Circuits - Fourth Edition Sedra/Smith
(from M. Green)
Poly Si/SiON/Si
Metal/HfOx/Si
The High-k Solution + Metal Gate
The High-k Solution + Metal Gate
Source:
TaN or TiN ?
TECNOLOGIA
Complementary MOS (CMOS)
Fig. 5.9 Cross section of a CMOS integrated circuit. Note that the PMOS transistor is formed in a separate n-type region, known as an n well.
Another arrangement is also possible in which an n-type body is used and the n device is formed in a p well.
I
off
0
VDD
on
I=0; Pesttica = 0
I
on
VDD
0
off
I=0; Pesttica = 0
I
I=0; Pesttica = 0
Pdinmica = f.Cparasitria.VDD2
Litografia: de mscara gravao
Litografia: de mscara gravao
Aplicao e espalhamento de fotorresiste
Spinner
Alinhamento da Mscara e Exposio
EUV (Extreme Ultra Violet) Lithography
INTEL
Revelao do Fotorresiste
Silcio como base para microeletrnica,
micro-sistemas e MEMS
Monocristalina
4.1 Introduo -
Estrutura da Matria
Amorfa Policristalina
island nucleation
Source:
Cristais de diamante, Si e Ge
No de Contribuio Contribuio
tomos nos de cada tomo total para a
dos vrtices clula:
vrtices da para a clula = 8 x 1/8 = 1
clula =8 1/8
No de tomos Contribuio Contribuio
nos centros de cada tomo total para a
das dos centros das clula:
faces da clula faces para a 6 x 1/2 = 3
=6 clula = 1/2
ndices de Miller:
a) Distncias das interseces
b) Tomar inversos dos valores
c) Reduzir os resultados a nmeros
inteiros com a mesma relao entre si
Ex.: 2 x = 1; 2 x = 1; 2 x 1 = 2
plano (1,1,2) ou (112)
Centro de Componentes Semicondutores UNICAMP (www.ccs.unicamp.br)
9/10/2014 50
Die Cut and Assembly
Sorenson
Passos na fabricao de cristais e lminas de
Si:
Matria Prima
(quartzito)
Reduo, destilao e CVD
Si policristalino
Fuso e crescimento de cristal
Si monocristalino
Modelar, serrar e polir
Lminas
5.2 Crescimento de Cristal
pelo Processo CZ
D se por processo de
solidificao gradual do
material lquido em contato
com o monocristal, pela
retirada contnua de calor.
Processo CZ:
Inveno 1918;
Aperfeioamento
para Si 1952
(Teal & Buehler)
12 a 24 h por
puxamento
Intel 300 mm
(from H. Iwai)
When do we start planning for
next wafer size transition?
When does this
We are here
happen?
(from H. Iwai)
Difuso trmica
1995
hcmos5 1998 2001
hcmos7 hcmos9
3 layers 6 layers 7 layers
Interconnects
Frequency
PVD
CVD
Problemas do Al
a) Junction spiking
Na regio de S/D onde a linha metlica de Al faz
contacto direto com Si, o Si pode dissolver em Al.
o Al difunde no Si formando spikes de Al
(junction spiking), pe em curto S/D com o
substrato e danificar o dispositivo.
Efeito junction
spiking
Physical Vapor Deposition
b) Eletromigrao
Al metlico: material policristalino.
Processo de Eletromigrao:
Fluxo de corrente eltrica os
eletrons bombardeiam
constantemente os gros os
gros movem como pequenas
rochas (eletromigrao).
Processo de Deposio:
MTODOS DE DEPOSIO:
a) - EVAPORAO
Physical Vapor Deposition
b) - SPUTTERING
Tecnologia Back End
Metal-4
Metal-3
Metal-2
Metal-1
Local Interconnect
STI
http://www.research.ibm.com/topics/serious/chip/
Die Cut and Assembly
Sorenson
Scaling of MOSFET Dimensions
Wc 1
Gate
0.1 100
Source Drain
Xj
Silicon 0.01 10
TOX 2
(from M. Green)
Gate Oxide Thickness Scaling
Poly Si N+ kHighk = 20
ox = 3.9 High -k
SiO2 tHighk = 7.7nm
tox = 1.5nm
Si-p EOT = 1.5 nm Si-p
Gate Oxide Thickness Scaling
Equivalent Oxide Thickenss (EOT) = tox
tHighk = High k thickness > tox = oxide thickness
1.5 nm
Dielectric thickness
EOT = 1.5 nm
Tunneling current
and Standby Power
Source:
The High-k Solution + Metal Gate
Ultra-Large-Scale To Giga-Scale
Integration
0.35 m
0.25 m
0.18 m
0.13 m
Atoms
Thick
0.05 m
1. Roadmap l
Canal l (m)
2.0
80286
80386
1.0 486
pentium
0.3
0.2 pentium II
Pesquisa
0.1
0.05
83 86 89 92 95 98 01 04
Ano
16 nm Gate Length Transistor
Custo $ 20 k 10-3 $ 20
Peso 1t 10-8 10 mg