Modems FSK y PSK con PLL en

Tecnologa CMOS - CNM 25

IVAN JARAMILLO J.* - IGOR ALEXIS PRIETO** - JAVIER A. JIMNEZ**
*Director GMUN ivanj@gmun.unal.edu.co
** Estudiantes de Pregrado igor@gmun.unal.edu.co , javier@electrica.zzn.com

Grupo de Microelectrnica de la Universidad Nacional - GMUN

Universidad Nacional de Colombia
Ciudad Universitaria Cra. 30, Calle 45 Bogot - Colombia

Resumen - Se describe el diseo y simulacin de un Cuando en la entrada hay un 1, el

par de Modems FSK y PSK, cuyo bloque
fundamental es un PLL del tipo Charge Pump que
interruptor superior est en ON y el
utiliza un VCO a partir de un oscilador de anillo, inferior en OFF (ambos son mutuamente
implementados con la tecnologa CNM25. excluyentes), permitiendo a la salida la
frecuencia ALTA. Cuando en la entrada
Modem FSK hay un 0, el interruptor de arriba est en
OFF y el inferior en ON, obteniendo en la
La modulacin FSK es una funcin salida del sistema la seal con la
sencilla a la hora de implementarse. frecuencia BAJA.
Existe un oscilador que proporciona una
frecuencia determinada. Esta seal al no OSCILADOR CONTROLADO POR
ser simtrica, requiere la incorporacin de TENSIN (VCO)
un primer divisor de frecuencia, para
que s lo sea. Enseguida se deriva a otro Un oscilador controlado por tensin
divisor de frecuencia, para con ello tener posee como plataforma funcional a un
a su salida una frecuencia sub-mltiplo de oscilador bsico, denominado de anillo.
la original. Estas dos seales son Este se forma mediante la conexin de un
entonces enviadas a un mdulo selector nmero impar de inversores formando un
de frecuencia, que decidir, segn un lazo
pulso digital (0 1) que le es aplicado, En general, un anillo con N inversores
cual frecuencia pasar. La idea se plasma oscilar con un periodo de 2Ntp y
grficamente en la Figura 1. frecuencia 1/2Ntp . Ahora que se entiende
que la frecuencia de oscilacin en un
anillo est determinada por el retardo de
ENTRADA cada inversor, se puede tener dominio
BINARIA sobre sta variando el retardo de cada
etapa inversora. Una forma de hacerlo es
OSCILADOR DIVISO colocando un MOSFET en serie con cada
R DE
FRECU inversor (ver figura 2). El MOSFET acta
ENCIA DIVISO
R DE como una resistencia controlada por
FRECU
ENCIA tensin, y vara la constante de tiempo
SELECTOR DE
RC de cada etapa, donde C es la
FRECUENCIA capacitancia parsita de entrada de un
Fig. 1. Modulador FSK inversor.
 frecuencia ms baja. Para ello se
implement un nmero mayor de etapas:
quince en total. As se llega a un rango de
frecuencias de 210KHz a 4MHz, que se
consider ptimo para este desarrollo.

La figura 4 ensea el mismo VCO de la

figura 3, pero a nivel de transistores.

Figura 2. MOSFET entre dos etapas

inversoras actuando como resistencia
controlada por tensin.

Con lo anterior, se llega a la elaboracin

de un oscilador controlado por tensin
(VCO) constituido por quince (15) etapas
inversoras. Tal desarrollo a nivel de
compuertas se muestra en la figura 3.

Figura 3. VCO a nivel de compuertas.

En un comienzo se haba diseado este

oscilador con tan solo siete etapas
inversoras, logrando as una frecuencia
muy alta (del orden de los Giga-Hertz).
Debido a la tecnologa utilizada (CNM de
2.5 micras), los transistores ofrecen Figura 4. Oscilador Controlado por
retardos considerables a estas frecuencias, Tensin (VCO) a nivel de transistores.
existiendo como solucin, modificaciones
exageradas en las geometras de los El circuito es alimentado con 5V. La
mismos. Como no es viable este figura 5 corresponde a su simulacin
procedimiento, y como no se pretende SPICE.
incursionar en la transmisin de datos por
micro ondas, se decidi trabajar a una
 Figura 6. Layout definitivo del VCO.

Figura 5. Simulacin del VCO Se utiliz un Flip Flop D Maestro

implementado. Esclavo, sensible a los flancos de bajada.
La topologa del divisor de frecuencia
En la figura 5 se observa la rampa de (flip-flop D retroalimentado) empleado
tensin de entrada y la seal de salida. como bloque constitutivo de los
Obsrvese que a mayor tensin de moduladores, se indica en la figura 7. (A
entrada, menor es la frecuencia de salida. nivel de compuertas).
De la simulacin se obtuvieron los
siguientes datos de funcionamiento del
VCO:
??A cero (0) voltios de entrada, la
frecuencia de salida es de
aproximadamente 3.9286MHz.
??Y a la tensin mxima que tolera el
dispositivo (antes que se sature) que
es de 1.8V, la frecuencia de salida es
de 210.53 KHz. Figura 7. Divisor de frecuencia a nivel de
compuertas.
Para el caso del modulador, se utiliz un
VCO con una tensin fija de entrada, y A continuacin, en la figura 8, se
con ello lograr una frecuencia estable de muestra la configuracin transistorizada
1250 Hz. Vale la pena decir que a la del circuito.
salida del VCO se instal un limitador
para obtener una onda cuadrada, como se
ve en la figura 5.
En la figura 6 se plasma el layout
definitivo de este elemento.

DIVISOR DE FRECUENCIA

Este es un flip-flop tipo D con su salida

Q conectada a su lnea de entrada, Figura 8. Configuracin transistorizada
formando un lazo cerrado. del divisor de frecuencia.
Su simulacin correspondiente se muestra
en la figura 9, y su layout, en la figura
10.
Figura 9. Simulacin del divisor de
frecuencia.
De la anterior figura se resalta que la
lnea azul corresponde a la seal de
entrada y la roja a la de salida, notndose
el hecho de que por cada dos cambios de
estado de la primera ocurre uno solo en la
segunda (divisin de la frecuencia entre
dos). Como a la entrada se tiene la seal
del oscilador con 1250KHz, entonces a la
salida se halla una con 625KHz.
Figura 10. Layout del divisor de
frecuencia.
SELECTOR DE FRECUENCIA
Su implementacin consiste en un par de
compuertas de transmisin acopladas
como lo sugiere la figura 1, de tal manera
que cuando una est en ON, la otra est
en OFF y viceversa
En la figura 11 su esquemtico a nivel de
transistores y en la 12 su layout
definitivo.
Figura 11. Esquemtico del selector de
frecuencia.
Figura 12. Layout del selector de
frecuencia.
Cuando en la entrada de datos hay un 1,
la compuerta de transmisin superior
conduce (por lo mismo la inferior est
inhibida) dejando pasar la frecuencia
alta (1250KHz) a la salida. Por otro lado,
cuando en la entrada de datos hay un 0,
la compuerta inferior es ahora la que
conduce (se inhibe la conduccin de la
superior), permitiendo encontrar a la
salida la frecuencia baja (625KHz).
Ya, en este momento, se tiene un
modulador FSK listo para actuar. En la
figura 13 se muestra su esquema
completo y en la 14 su simulacin
correspondiente.

Figura 13. Esquema completo del
modulador FSK.
Figura 14. Simulacin del modulador
FSK.
DEMODULADOR FSK
La topologa seleccionada es la que hace
uso de un PLL como elemento
constitutivo. La demodulacin consiste en
detectar cundo el PLL est enganchado y
cundo no.
Las razones por las cuales se decidi
recurrir a esta estructura, fueron
bsicamente dos:
1. sta es predominantemente digital, y
por esto, ms familiar su desarrollo.
2. Aunque el PLL es un dispositivo
crtico, una vez diseado, simulado y
funcionando correctamente, servir
como cimiento para el demodulador
PSK.
Cuando la seal de entrada se encuentra a
1250KHz, efectivamente el PLL est
enganchado, y bajo un proceso
comparativo, el detector de enganche
traducir esta situacin en un 1 lgico.
Por otra parte, a 625KHz de frecuencia de
entrada, el PLL estar desenganchado y el
mismo detector convertir esta realidad
en un 0 lgico.
La figura 15 muestra el diagrama de
bloques del demodulador FSK. Podr
notarse que su arquitectura es la misma
que la de un PLL general, pero aqu no se
requiere el bloque amplificador y se le
adicionan dos ms: un detector de
enganche y un divisor de frecuencia.
Resltese que el detector de enganche
sale del interior del comparador de fase.
PLL, LAZO AMARRADOR DE FASE
(Phase Locked Loop)
Los lazos amarradores de fase (PLLs) son
bloques hbridos ampliamente utilizados
en sistemas anlogos y digitales. Entre seales y conversin de tensin a
sus aplicaciones sobresalen las siguientes: frecuencia.
demodulacin de frecuencia,
DOS F.CIAS DE ENTRADA(1250 Y
625Hz)

COMPARADOR FILTRO DETECTOR LIMITADOR

DE PASA DE
FASE BAJA ENGANCHE
Vin

SALIDA BINARIA

DIVISOR DE VCO
FRECUENCIA

Vvco

decodificacin de tonos, multiplicacin

de frecuencia, acondicionamiento de

Figura 4.26. Demodulador FSK.

ARQUITECTURA BSICA

sta se ve en la figura 16. Un PLL por lo

general consiste de un detector de fase, un
filtro pasa-bajas, una etapa de ganancia, y Figura 16. Arquitectura bsica de un PLL.
un oscilador controlado por voltaje
(VCO), configurando un lazo
retroalimentado. El detector de fase es un
circuito que normalmente posee una
tensin de salida cuyo valor es El filtro pasa-bajas es usado para extraer
proporcional a la diferencia de frecuencia un valor de seal a la salida del detector
entre la seal de entrada y la seal de de fase. Este valor es amplificado y
salida del VCO. utilizado para manejar el VCO.

En muchos PLLs, el filtro pasa bajas es

de primer o segundo orden. La manera
ms fcil de implementar este filtro es
mediante un circuito RC. De cualquier
manera, lo recomendado es poseer un
filtro de primer orden con un polo a bajas
frecuencias y un cero a altas frecuencias.
Hay muchas posibilidades para el detector
de fase, una sencilla compuerta exclusive
OR, un multiplicador anlogo, una
combinacin de circuitos digitales tales
como flip-flops tipo D, o con un circuito
especial llamado bomba de carga
(Charge Pump). El oscilador controlado
por tensin tpicamente tiene una salida
que es una onda cuadrada o una seal
sinusoidal. Normalmente, la amplitud de
la seal de entrada ser conocida, dado
que su valor puede afectar el
comportamiento dinmico del lazo
dependiendo del detector de fase
escogido. Cuando la amplitud de la seal
de entrada es desconocida, se realiza una
conversin digital de esta.
OPERACIN BSICA
En condiciones normales, sin seal de
entrada, las tensiones de salida del
comparador de fase y del filtro pasa bajas
son iguales a cero y el VCO oscila a una
determinada frecuencia; esta frecuencia
se denomina frecuencia central o libre.
(Remitirse a la Figura 16).
Cuando se aplica una seal de entrada,
Vin, el comparador de fase confronta la
frecuencia de esta ltima con la del VCO
y genera una tensin de salida que es
proporcional a la diferencia de frecuencia
entre las dos seales. Esta tensin se
denomina tensin de error y controla, a
travs del filtro, la frecuencia del VCO.
Como consecuencia de la existencia de
una tensin de error, se inicia un proceso
de captura que tiene por objeto
enganchar la frecuencia del VCO con la
de la seal de entrada, es decir, hacerlas
iguales. Para que esto suceda, la
frecuencia de la seal de entrada debe
estar dentro del rango de captura del PLL.
El rango de captura es una banda de
frecuencias alrededor de la frecuencia
central del VCO dentro de la cual el PLL
puede engancharse con una seal de
entrada. Una vez enganchado un PLL, la
frecuencia del VCO ser idntica a la
seal de entrada y la tensin de error ser
igual a cero. Si por alguna circunstancia,
la frecuencia de entrada cambia, el VCO
variar automticamente su frecuencia
hasta conseguir el enganche. Esto ser
posible mientras la nueva frecuencia se
mantenga dentro del rango de enganche
del PLL. Si la frecuencia de entrada es lo
suficientemente alta, que supera el rango
de enganche del PLL, entonces el
comparador de fase producir una tensin
de salida diferente de cero.
Un PLL posee un intervalo de enganche
(en Hz) fuera del cual es imposible que la
frecuencia a la salida del VCO iguale a la
de entrada. Para el PLL implementado, se
estableci un rango (aproximadamente
300KHz por encima y por debajo de la
frecuencia central del VCO que est
alrededor de 1MHz) en donde el circuito
permanece desenganchado, si la
frecuencia de entrada est por encima del
valor mximo de este intervalo o est por
debajo del valor mnimo del mismo.
Particularmente, se configur el sistema
para que est enganchado a los 1250KHz
y desenganchado a los 625KHz.
A continuacin se har un anlisis ms
profundo.
COMPARADOR DE FASE Y FILTRO
PASA BAJA
Se implement el comparador de fase del
tipo bomba de carga (charge pump) que a
su vez se divide en: Un detector de fase
secuencial y un arreglo de fuentes de
corriente tal y como se representa en la
figura 17. Este comparador de fase
inyecta, sustrae o deja intacta a la carga
almacenada dentro del capacitor en el
filtro pasa bajo (FPB), dependiendo de la
salida del detector de fase secuencial.
VDD
AL DETECTOR DE
ENGANCHE

Vin V
S
Vpb
Vvco DETECTOR
DE
FASE S
SECUEN-
CIAL
V
Figura 18. Formas de onda en las entradas
y salidas de un detector de fase
secuencial.
Figura 17. Detector de fase bomba de
carga (charge pump) y filtro pasa baja.

El detector de fase secuencial es un

circuito lgico que genera dos salidas, Vu
y VD, dependiendo de sus entradas, Vin y
Vvco. Estas son seales digitales de la
entrada del PLL y del VCO
respectivamente. Si Vin est en 1
primero que Vvco, entonces Vu estar en
1 durante el tiempo que las seales sean
diferentes. Entonces S1 se cierra dejando
pasar corriente hacia el filtro
inyectndole carga, apareciendo ms
tensin en la entrada del VCO
disminuyendo su frecuencia de salida.
Similarmente, si Vvco est en 1 antes
que Vin, entonces VD estar en 1
durante el tiempo que las dos seales sean
diferentes, S2 se cerrar y carga ser
sustrada del filtro, lo que decrementa la
tensin de entrada al VCO, aumentando
su frecuencia de salida. Cuando las dos
seales coinciden (juntas en 1),
idealmente ambos, Vu y VD, estarn
siempre en cero, los interruptores S1 y S2
abiertos y a la entrada del VCO aparece
una tensin de dc constante.
La anterior descripcin se sustenta con
las formas de onda mostradas en la figura
18.
DETECTOR DE FASE SECUENCIAL
De las mltiples maneras para realizar
este detector, en este proyecto se opt por
realizar la que se esquematiza, a nivel de
compuertas, en la figura 19. Una
observacin pertinente acerca de este
circuito es: Aparecen dos compuertas
NAND con sus salidas negadas, lo que
por lgica hace que cada cual se comporte
como una AND. La razn por la cual se
insiste en dada topologa, es que a la hora
de implementarla a nivel de transistores
MOS complementarios (figura 20) , sta
es la nica manera de obtener la
operacin AND.
Figura 19. Detector de fase secuencial a
nivel de compuertas.

Figura 20. Detector de fase secuencial a
nivel de transistores.
ARREGLO DE FUENTES DE
CORRIENTE E INTERRUPTORES
Esta seccin es la que le da forma a la
bomba de carga propiamente dicha.
Consiste en una disposicin conveniente
de espejos de corriente y MOSFET
funcionando como interruptores
controlados por compuerta (gate). Su
esquema se entrega en la figura 21.
Figura 21. Arreglo de fuentes de
corriente, interruptores MOS y filtro pasa
baja.
FILTRO PASA BAJA
Acerca de este bloque se establece que su
implementacin se logra con un par de
transistores complementarios de
considerable longitud, L.
Su configuracin es la de una tpica
referencia de tensin MOS.
Es en este lugar en donde se realiza una
especie de conversin digital-anloga, ya
que despus de los interruptores (sin
filtro) se obtienen pulsos (remitirse a la
figura 18); como el VCO no realizar
correctamente su funcin si a su entrada
le llegan pulsos, entonces es necesario
traducirlos en una gama de valores
continuos. Las formas de onda de la
seales Vu y VD, junto con sus reacciones
despus de los interruptores MOS con el
filtro conectado, se muestran en la figura
22.
Figura 22. Formas de onda VD y Vu y sus
implicaciones en el filtro pasa baja.
Cuando el pulso Vu aparece (lnea roja de
la grfica inferior), la bomba de carga
empieza a suministrar tensin al VCO
(lnea verde de la grfica superior). Por
otra parte, cuando surge el pulso VD se
nota como la bomba deja de suministrar
tensin al VCO.
La lnea roja de la grfica superior (Fig.
22), es una seal a escala de la tensin
que va al VCO. Lo que se busca con ella
es no saturar al oscilador; por ello sta no
supera los 2V.
En la figura 23 se muestra el layout del
comparador de fase completo.
Obsrvense las grandes regiones a la
derecha, que corresponden a los
transistores de gran L que forman el filtro
pasa bajo.
Figura 23. Layout del comparador de fase
completo.
DETECTOR DE ENGANCHE
Este es una compuerta lgica NOR de dos
entradas seguida de una serie de
inversores que modificados
adecuadamente en su geometra, actan
como filtro pasa baja. El detector se
conectada justo a la salida del detector de
fase secuencial. Lo anterior se ensea en
la figura 24.
El nico caso en que una compuerta NOR
es capaz de proporcionar un 1 en su
salida, es cuando sus dos entradas estn
en 0. De la explicacin realizada acerca
del detector de fase secuencial, se sabe
que en sus salidas existe 0 si las seales
de entrada a este bloque, coinciden; las
dos seales de entrada coinciden
nicamente cuando estn en fase.
As es como se realiza el proceso de
demodulacin. Falta comentar, que la
seal binaria de salida es fortalecida con
la utilizacin de buffers.
Las figura 25 muestra el comportamiento
del demodulador cuando en su entrada se
tiene la seal de 625KHz. Existe un 1
en su salida porque pas por una etapa
inversora. Ntese que tambin aparecen
las seales Vin y Vvco prcticamente
desenganchadas.
Figura 25. Demodulador FSK a 625KHz.
 DETECTOR DE
FASE
SECUENCIAL

FPB

DETECTOR DE ENGANCHE

Figura 24. Presencia del detector de enganche.

En la figura 26 se muestra el
comportamiento del demodulador a MODULADOR PSK
1250KHz. Obsrvese que ahora la salida
est en cero lgico (contraria al caso Su funcionamiento parte de la filosofa
anterior), y las seales Vin y Vvco casi del modulador anterior. Nuevamente, se
superpuestas en su totalidad establece un oscilador a frecuencia fija
(enganchadas). (2.5MHz). Otra vez se tiene una seal
asimtrica que requiere el paso a travs de
un divisor de frecuencia, para as,
volverla una cuadrada (para que el tiempo
en bajo sea el mismo tiempo en alto).
En lugar de utilizar un segundo divisor de
frecuencia, se usa un inversor; este le
proporciona un desfase a la seal de
entrada de exactamente 180. Con ello ya
Figura 26. Demodulador FSK a se tienen las dos seales portadoras listas
1250KHz. a ser enviadas por el medio analgico
segn el patrn de 0s y 1s de la seal
digital. Un diagrama de bloques del
modulador se muestra en la figura 27.
 OSCILA-
DOR

INVER-
SOR
DIGI-
TAL

SELECTOR DE FASE

Figura 27. Diagrama de bloques de un

modulador PSK.

Nuevamente la seal digital de entrada se

aplica a un mdulo selector (el mismo del
modulador FSK. Figura 11), pero ahora
de fase. Cuando la entrada digital est en
1, un interruptor est cerrado y el otro
necesariamente abierto, dejando pasar la
seal oscilante con una fase determinada.
Cuando se tiene un 0, el interruptor que
antes estaba cerrado se abre y el que se
encontraba abierto se cierra, obteniendo a
la salida la seal variante en el tiempo,
pero con 180 de desfase respecto a la
primera. Como lo anterior describe el
funcionamiento del modulador, queda
observar su implementacin. El esquema
en transistores del modulador se entrega
en la figura 28.

As mismo, en la figura 29 se muestra el

layout correspondiente al mismo circuito
y en la figura 30 su simulacin.

Figura 28. Esquema, en transistores, del

Figura 29. Layout del modulador PSK. modulador PSK.

Figura 30. Simulacin del modulador
PSK.
Detllese como en aproximadamente 4? S
aparece un cambio de fase en la seal
oscilante, gracias a un cambio de estado
en la seal digital. Lo mismo ocurre en
aproximadamente 11, 13 y 18? S.
DEMODULADOR PSK
Aprovechando el PLL diseado, y en
especial su cualidad como seguidor de
fase en su estado de enganche, se
implementa el demodulador PSK. Para
que funcione, se le agrega un perifrico al
demodulador FSK: Un flip-flop D con su
salida Q conectada a su lnea de entrada
D. Este flip-flop se coloca justo despus
del detector de enganche en la estructura
del demodulador FSK, adems, se
modifica la geometra de los transistores
que intervienen en el circuito de
deteccin para hacerlo ms sensible a los
cambios de fase. La figura 31 muestra su
diagrama de bloques. Se trabaja el
sistema a la frecuencia de 1250KHz, lo
que garantiza que siempre va a estar
enganchado; sin embargo, cada vez que
ocurre un cambio de fase, se produce una
seal a la salida del detector de enganche
que dura unos pocos micro-segundos: Los
que tarda el sistema en volverse a
enganchar, porque total, la frecuencia no
ha cambiado. Esa seal que tarda tan
poco tiempo, es suficiente para hacer
cambiar el estado del flip-flop. De esta
manera se logra cuantificar en forma de
0s y 1s (los cambios de estado a la salida
del flip-flop), de acuerdo a cambios en la
fase percibidos por el sistema.
Para entender con ms profundidad el
funcionamiento, es conveniente tener en
mente los siguientes aspectos:
??De la figura 17 se nota que las
conexiones al detector de enganche
salen del detector secuencial.
??Las dos salidas del detector secuencial
se denominaron Vu y VD.
?? La representacin de este ltimo
detector se mostr en la figura 19.
Cuando el PLL se encuentra enganchado,
las dos salidas del detector secuencial
estn en 0; entonces se obliga a que el
detector de enganche (que es una
compuerta NOR de dos entradas, seguida
de un filtro pasa bajas), tenga en su salida
un 1. Cuando entra la nueva seal, que
posee igual frecuencia pero con 180 de
desfase, el PLL se desengancha durante
un corto tiempo, tiempo que tarda la seal
Vvco en igualar Vin. Lo anterior es cierto
porque no se ha violado el intervalo de
enganche del PLL (se decidi trabajar con
una frecuencia de 1250Hz). Esto hace que
el detector de enganche cambie su salida
a 0 por el mismo tiempo.
UNA F.CIA DE ENTRADA(1250 KHz) CON
DOS POSIBLES FASES.

Vin
COMPARADOR FILTRO DETECTOR FLIP-FLOP D
DE PASA DE
FASE BAJA ENGANCHE
(CHARGE PUMP )

SALIDA BINARIA

DIVISOR DE
FRECUENCIA VCO
Vvco

Figura 31. Demodulador PSK.

Se usan inversores para aprovechar el

Esta transicin de 0 a 1 (que se
retardo que stos ofrecen, y pares para
conecta a la entrada de clock del flip-flop)
robustecer la seal (invertir lo invertido,
es la que produce su cambio de estado. Se
para mejorar las condiciones de la seal).
recuerda que es un flip-flop sensible a los
El diseador puede gobernar el retardo de
flancos de bajada, nicamente.
un inversor gracias a que puede intervenir
directamente su geometra.
Como el sistema no es perfecto, la mejor
condicin de enganche hace que no se
Las siguientes grficas se encargan de
tenga cero lgico constante en las
aclarar lo anteriormente expuesto.
entradas de la compuerta NOR. Lo que en
verdad ocurre es la aparicin de pulsos
muy estrechos gracias a los instantes en
donde la seales Vvco y Vin son
diferentes (ver figura 18). Por lo anterior,
el detector de enganche no ofrece un uno
constante a su salida, como es lo esperado
cuando se est en esta condicin
(enganche). En su lugar aparecen pulsos
de bajada cada vez que la compuerta
NOR percibe un pulso de subida en
cualquiera de sus entradas. Entonces hay
que buscar la manera de atenuar la
presencia de aquellos pulsos de bajada y
lograr a la salida de la NOR el uno lgico
constante que cuantifica el enganche. Una
manera efectiva de disminuir la presencia Figura 32. Seales de entrada y salida en
de los pulsos es con la ayuda de una el detector de enganche (evidenciando
cadena par de inversores. enganche).
La figura 32 muestra, de arriba hacia Finalmente la figura 34 ensea ( de arriba
abajo: pulsos en una de las entradas del hacia abajo), la seal de salida del
detector de enganche, pulsos en la detector (la misma que entra al flip-flop)
segunda entrada del mismo detector y y la de salida del flip-flop. Mrese que
finalmente su salida. este ltimo, slo es sensible a los flancos
Ntese como el 1 lgico de salida no es de bajada.
afectado por los estrechos pulsos de El esquema del conjunto (demodulador
entrada gracias a la cadena de inversores. completo) se encuentra en la figura 35 y
su simulacin en la 36.

El esquema del conjunto (demodulador

completo) se encuentra en la figura 35 y
su simulacin en la 36.

Figura 33. Seales de entrada y salida del

detector de enganche (evidenciando
desenganche).

La anterior figura sigue el mismo orden

de la 32. Obsrvese que en la condicin
de desenganche, los pulsos de entrada se
ensanchan y la salida cambia de estado
(de 1 a 0). Esta circunstancia dur
aproximadamente 2? S y nuevamente el
sistema regres a la situacin inicial.

Figura 35. Esquema del demodulador

PSK.
Figura 34. Salida del detector y salida del
flip-flop.
 CONCLUSIONES

En la realizacin de los circuitos a nivel

Layout se pudo observar que el
rendimiento de estos depende de la
disposicin y su diseo es una tarea
crtica que requiere una cierta cantidad de
precaucin. Es importante destacar
algunas consideraciones que se tuvieron
en cuenta con relacin a ello:

Utilizar transistores con la misma

orientacin (y preferiblemente
todos en una celda).

Minimizar el rea de contacto de

la fuente o el drenador apilando
transistores (para reducir la
capacidad parsita de substrato).

Figura 36. Simulacin del demodulador Utilizar caminos de baja

PSK. resistividad (metal y no
polisilicio) cuando hay que
La lnea roja corresponde a la seal de conducir una corriente (para evitar
entrada al demodulador (ms cadas de tensin parsitas).
exactamente, al PLL ) despus de un
proceso de digitalizacin; la verde es la Proteger nodos crticos (para
seal proveniente del VCO que tambin evitar inyeccin de ruido no
se inserta al PLL. Ntese que antes de deseada).
4? S las dos seales anteriores se
encuentran casi superpuestas (PLL Las dos primeras pautas
enganchado) y a la salida se tiene un 1 encuentran una aplicacin prctica
lgico. Cuando la seal de entrada cambia en la anteriormente mencionada
de fase, se puede notar que la del VCO la tcnica de disposicin
alcanza despus de, aproximadamente, 2 completamente apilada la cual
? S de ocurrido el desenganche. Este elimina en gran parte el fenmeno
instante en que las dos seales de latch up. El primer paso de
permanecen desenganchadas, genera el esta aproximacin es la eleccin
pulso de entrada al flip-flop, que produce de la geometra del transistor de
a su salida el cambio de estado; por ello, forma que se consiga obtener una
la salida estar en 0 lgico. El flip-flop disposicin apropiada. En
recibir otro pulso cuando ocurra otro cualquier celda analgica, el
cambio de fase en la seal de entrada. tamao de determinados
transistores crticos influye en el
rendimiento. Para los otros
transistores (aplicaciones
digitales), los tamaos no son
 especialmente crticos. As es
factible cambiar, dentro de los
lmites, el tamao de esos
transistores no determinantes para
obtener una buena disposicin. Lo
que es lo mismo, es posible
alargar o acortar el ancho de un
transistor para apilarlo con otros
transistores de la celda en una
configuracin completamente
apilada. En este caso, obtenemos
los beneficios provenientes de la
reduccin de parasitismos. Y an
ms, es ms fcil acoplar y
respetar las simetras elctricas
un dispositivo que al ser
implementado con un anillo de
inversores, requiere de un punto de
operacin inicial, puesto que de no
tenerlo se presentaran estados
indefinidos en todos y cada uno de los
nodos implicados en el circuito. Una
forma de manejar esta situacin es a
travs de condensadores; como el
oscilador tiene capacitancias parsitas
(consecuencias de su construccin) se
vale de ellas para fijar dichas
condiciones iniciales.
LAYOUTS DEFINITIVOS

Utilizar el PLL como base para el

diseo de los demoduladores trae un
inconveniente. Los tiempos de retardo
en la obtencin de la seal digital
demodulada; este fenmeno tiene su
explicacin en el tiempo mnimo que
necesita el PLL para muestrear y
detectar un cambio en la frecuencia y
fase de la seal modulada.
Dado que el funcionamiento del
demodulador PSK se basa en
perturbar la condicin de enganche
constante del PLL (porque funciona a
1250Hz y esta frecuencia est dentro Mdem FSK
del rango de enganche del
dispositivo), su respuesta es ms
rpida que la del FSK.

Los transistores involucrados en la

deteccin, dependen sensiblemente de
sus dimensiones geomtricas.
Teniendo en cuenta este hecho se
modificaron los L de los inversores de
esta celda, obteniendo retardos
significativos, para lograr un filtrado
de frecuencias altas que en su
momento eran indeseables.
Es importante destacar que SPICE
presenta problemas de convergencia Mdem PSK
en algunas simulaciones.
Especficamente en el VCO. Este es
 BIBLIOGRAFA

[1]CEBALLOS, J. Diseo de CIs Analgicos

MOS. Universidad de los Andes. 2000.

[2]HOSTICKA, B., BROCKHERDE, W.,

KLEINE, U.,ZIMMER, G. Switched-Capacitor
FSK and Demodulator in CMOS Technology.
IEEE Journal of Solid-State Circuits. Vol. 19,
N3, Junio de 1984.

[3]JOHNSON, G., HUDSON, E. A Variable

Delay Line PLL for CPU-Coprocessor
Synchronization. IEEE Journal of Solid-State
Circuits. Vol.23, N5, October 1988.

[4]MARTN, K.,JOHNS, D. Analog Integrated

Circuit Design. John Wiley and Sons. Toronto.
1997.

[5]OPPENHEIM, A., WILLSKY, A. Seales y

Sistemas. Prentice Hall. Boston. 1997.

[6]PERILLA, C., VELANDIA, J. Diseo VLSI de

un Amplificador Operacional CMOS en
tecnologa MIETEC 2? . Universidad Nacional de
Colombia. Bogot D.C. 1998.

[7]SEDRA, A., SMITH, K. Microelectronic

Circuits. Oxford University Press. New York.
1998.

[8]TOMASI, W. Sistemas de Comunicaciones

Electrnicas. Prentice Hall. 1996.

[9]TSIVIDIS, Y., ANTOGNETTI, P. Design of

MOS VLSI Circuits for Telecommunications.
Prentice Hall. New Jersey. 1985.

[10]WALKER, J. L-Edit Layout Editor Users

Manual. Tanner Research, inc. Pasadena,
California 1990.

PAGINAS WEB CONSULTADAS.

http://c3iwww.epfl.ch/teaching/webcourse/index.h
tml
http://www.loreno.net/megatronica/index.htm
http://gulf.uvic.ca/~mserra/Fab1/html/fabrication.
html
http://www.ececs.uc.edu/~pcampsi
http://gumel.upc.es/micu/mic1_prac_5_1.html
http://apolo.umh.es/~msmiro/archivos.htm
http://ieee.org/web/search
http://ebt.org/