Arquiteturas Multicore
Giovani Chiachia
RA: 098362
Instituto de Computao
Universidade Estadual de Campinas
giovanichiachia@gmail.com
RESUMO
O ritmo de evolucao das m aquinas paralelas mudou drasti-
camente com a adoca o por parte das grandes companhias ao
modelo de computaca o de m ultiplos n
ucleos. Previsoes indi-
cam que no ano de 2022 ser ao necessarios processadores com
um desempenho 300 vezes maior que os atuais. Ate mesmo
em contextos mais restritos os processadores multicore est ao
sendo exigidos. Isso faz com que eles sejam objeto de grande
interesse comercial e cientfico. Esse trabalho discorre sobre
as muitas possibilidades de implementaca o das arquiteturas
multicore, ponderando as particularidades de cada uma de-
las e oferecendo um panorama sobre os modelos comerciais
as concebe.
Palavras-chave
Multicore, Arquitetura de Computadores, Computaca
o Pa-
ralela
1. INTRODUO
A historia da computaca o paralela pode ser contada a partir
de meados da decada de 1960, com o surgimento do com-
putador Solomon [1]. Porem, a dificuldade em program a-
lo restringiu inicialmente seu uso a cientistas e engenheiros
que entendiam o domnio de suas aplicaco es e tinham re-
cursos e conhecimentos para tal. Nas decadas subsequentes,
esse mesmo motivo fez com que iniciativas de muitas com-
panhias na criacao de m aquinas paralelas fossem frustradas.
Uma das exceco es foi a maquina vetorial Cray. Porem, essas
maquinas tambem possuam um processador escalar muito
r
apido que podia ser programado de maneira convencional.
Alem disso, o paradigma de programaca o vetorial nao era
t
ao intimidador quanto a programaca o paralela de prop o-
sito geral [1].
Trabalho 2 da disciplina de Arquitetura de Computa-
dores do Programa de P os-Graduaca
o do IC-UNICAMP
http://www.ic.unicamp.br/~ducatte/mo401/1s2010/
trabalho2.html
Recentemente, o ritmo de evoluca o das maquinas paralelas
mudou drasticamente com a adoca o por parte das grandes
companhias ao modelo de computaca o de multiplos n
ucleos.
Esta foi a forma encontrada por seus arquitetos para manter
a taxa de aumento de desempenho estabelecida pela lei de
Moore e observada pelos consumidores. O paradigma de
evoluca
o ate ent
ao baseava-se principalmente no aumento da
frequencia de operacao dos processadores de n ucleo unico.
No entanto, o aumento no consumo de energia resultante
desta abordagem e proporcionalmente maior que o ganho de
desempenho. Em funca o disto, o superaquecimento destes
processadores tornou-se uma de suas principais limitaco es
[2].
Na abordagem multicore, o aumento do desempenho est a
relacionado com o aumento do n umero de n ucleos de pro-
cessamento, e nao com a frequencia de operaca o dos n u-
cleos. Embora isso seja uma grande vantagem, esta soluca o
traz consigo as complicac
oes inerentes `
a programaca o pa-
ralela. Em grande parte, estas complicaco
es s
ao resultantes
do gerenciamento hier
arquico das mem orias, nas quais os da-
dos armazenados precisam ser compartilhados por diferentes
processadores [2].
De acordo com o roadmap ITRS [3], para atender as deman-
das crescentes, no ano de 2022 ser ao necess
arios processa-
dores com um desempenho 300 vezes maior que os atuais.
Ate mesmo em contextos mais restritos os processadores
multicore de prop osito geral j
a est
ao sendo, e serao ainda
mais, exigidos. Em dispositivos como os smart phones, por
exemplo, tais processadores vem de encontro com a neces-
sidade de processar sinais digitais de forma simultanea com
aplicaco
es de outras naturezas. Essa perspectiva, aliada aos
desafios que ela representa, faz com que as arquiteturas mul-
ticore sejam objeto de grande interesse comercial e cientfico.
Conforme veremos ao longo das pr oximas sec
oes, o obje-
tivo deste trabalho e apresentar uma vis ao geral sobre as
arquiteturas multicore. Para isto, cobriremos na Sec ao 2 os
principais atributos que as caracterizam. Em seguida, na
Seca
o 3, apresentaremos uma serie de implementaco es co-
merciais de arquiteturas multicore. Ao final dessa mesma
seca
o, tres dessas arquiteturas, cada qual com suas particu-
laridades, ser ao apresentadas com maior refinamento. Por
fim, na Seca o 4 faremos algumas consideracoes finais sobre
o tema.
2. PRINCIPAIS ATRIBUTOS
As arquiteturas multicore podem ser classificadas de mui-
tas maneiras. De acordo com Blake et al. [1], a classe de
aplicaca
o, a relaca
o consumo de energia/desempenho, os ele-
mentos de processamento e o sistema de mem oria est
ao entre
os atributos mais importantes.
2.1 Classe de Aplicao
Se uma arquitetura e concebida para atender a um domnio
especfico de aplicaca
o, ela pode ser desenhada para respon-
der melhor ` as caractersticas desse domnio. Como resul-
tado, espera-se que esta arquitetura seja eficiente para esse
domnio, mas provavelmente ela ser a ineficiente para outros.
O ajuste de uma soluca o para um domnio especfico de apli-
caca
o pode trazer muitas consequencias positivas. A mel-
hor delas talvez seja a economia de energia. Processadores
de Sinais Digitais (DSPs) s ao um bom exemplo disso. Os
domnios de aplicaca o podem ser divididos em duas grandes
classses: Os dominados pelo processamento de dados e os
em que o processamento de controles prevalece.
2.1.1 Processamento de Dados
Muitas aplicacoes s
ao dominadas pelo processamento de da-
dos. Entre as mais conhecidas, podemos citar a rasteriza-
ca
o de gr
aficos, os processamentos de imagens e de audio e
o processamento de comunicac oes wireless. Muitos algorit-
mos para processamento de sinais fazem parte deste grupo.
Nessas aplicacoes, a computaca o baseia-se tipicamente em
uma sequencia de operacoes sobre um stream de dados onde
pouca ou nenhuma informaca o e reusada e um alto through-
put e necess
ario. Estas operaco
es podem frequentemente ser
feitas em paralelo. Por isso, elas favorecem uma arquitetura
que tenha tantos elementos de processamento quanto poss-
vel, mas sem exceder a relac ao entre consumo de energia e
desempenho almejada.
2.1.2 Processamento de Controles
As aplicaco es aonde o processamento de controles e domi-
nante incluem a compress ao/descompress ao de arquivos, os
processamentos em rede e a execuca o de operaco
es trans-
acionais. Nesses tipos de aplicaca o, os programas tendem
a possuir muitos desvios condicionais, dificultando o parale-
lismo. Alem disso, eles muitas vezes precisam manter uma
serie de informaco
es sobre seu pr
oprio estado e normalmente
fazem reuso de uma grande quantidade de dados. Por isso,
essas aplicacoes favorecem um n umero modesto de elemen-
tos de processamento de prop osito geral para lidar com a
natureza desestruturada do seu c odigo devido aos controles.
Na maioria dos casos, nenhuma aplicac ao se ajusta exata-
mente a uma dessas duas divis oes. Em um codec de vdeo,
por exemplo, o processamento pode ser dominado por da-
dos ao se processar algum filtro sobre os quadros, mas pode
ser dominados por estruturas de controle quando o vdeo e
comprimido ou descomprimido. No entanto, e interessante
pensar nessa divisao para entender como diferentes arquite-
turas multicore podem afetar o desempenho de aplicaco es
com caractersticas especficas.
2.2 Relao Consumo de Energia/Desempenho
Muitos dispositivos possuem requisitos de consumo de ener-
gia e desempenho restritos. Um telefone celular com su-
porte a execuca
o de vdeos, por exemplo, deve gastar pouca
energia para isso. Mesmo assim, a execuc ao do vdeo deve
satisfazer certas caractersticas de qualidade.
O desempenho dos processadores sempre foi o principal ob-
jetivo dos projetistas. Porem, na u ltima decada, o baixo
consumo de energia tambem passou a ser tratado como um
requisito de grande import ancia. Em grande parte, isto se
deve ao crescimento do mercado de telefones celulares e de
computadores port ateis, onde o tamanho e a vida u til das
baterias sao restrico
es crticas. Mais recentemente, o cres-
cimento dos data centers como suporte ` a computac
ao em
nuvem fez com que o consumo de energia tambem se tor-
nasse um atributo importante no desenho de computadores
nao-portateis. O modelo de processamento de prop osito ge-
ral com m ultiplos nucleos se encaixa muito bem `as demandas
desses data centers, que j a consomem mais energia que as in-
dustrias de base nos Estados Unidos [1]. Esses data centers
s
ao tao grandes que o consumo de energia dos componentes
multicore sao crticos para os seus custos e sua operaca
o.
2.3 Elementos de Processamento
Sobre os elementos de processamento, podemos abord a-los
em dois aspectos, sua arquitetura e sua microarquitetura. A
arquitetura esta relacionada ao conjunto de instruco
es (em
ingles, ISA) e define a interface entre o hardware e o soft-
ware. A microarquitetura, por sua vez, tem a ver com a
implementac ao do conjunto de instruco
es.
2.3.1 Arquitetura
Em processadores multicore convencionais, o ISA de cada
nucleo e tipicamente um ISA legado dos processadores mais
antigos com pequenas modificaco es para suportar parale-
lismos, tal como a adica o de instruco
es at
omicas para sin-
cronizacao. A vantagem desses ISAs que mantem o legado
das instruco es e a sua compatibilidade tanto com as imple-
mentaco es quanto com as ferramentas de programaca o ja
existentes.
Os ISAs podem ser classificados como reduzidos (RISC, em
ingles) ou complexos (CISC, em ingles). No entanto, muitas
maquinas CISC se parecem com suas correspondentes RISC
uma vez que a decodificaca o das instruco
es complexas e feita.
Os c odigos em uma m aquina CISC s ao menores em funca o
da riqueza sem antica das instruco
es. Por outro lado, as m a-
quinas RISC facilitam o trabalho dos compiladores e sua mi-
croarquitetura e mais f acil de ser implementada. Alem das
definico
es basicas do ISA, os fabricantes tem continuada-
mente melhorado o desempenho de operaco es mais comuns
atraves de extens oes adicionadas ao conjunto. A Intel, por
exemplo, adicionou os subconjuntos MMX, MMX2 e SSE1-
4 [4] para melhorar o desempenho dos processamentos mul-
timdia. De forma similar, outros fabricantes seguiram o
mesmo caminho. Essas instruc oes permitiram melhorar a
relaca
o entre consumo de energia e desempenho por empre-
garem partes especializadas do hardware em sua execuca o
(e.g., obter a transposta de um vetor).
2.3.2 Microarquitetura
A microarquitetura dos elementos de processamento e res-
pons
avel, em muitos aspectos, pelo desempenho e pelo con-
sumo de energia que podem ser esperados de um multicore.
Essa microarquitetura e normalmente associada ao domnio
de aplicaca
o para o qual o processador multicore e desen-
hado. Apesar de grandes fabricantes como a Intel oferecem
ao mercado processadores multicore com n ucleos homoge-
neos, muitas vezes e vantajoso combinar diferentes tipos de
elementos de processamento em uma mesma arquitetura.
Uma forma de organizaca o heterogenea consiste no emprego
de um processador de controle para comandar as atividades
de um grupo de n ucleos mais simples dedicados ao proces-
samento de dados. Um dos benefcios dessa organizaca o e ser empregados. A arquitetura SIMD faz uso de registra-
reduzir o consumo de energia sem perder desempenho. Po-
rem, o modelo de programac ao desse tipo de arquitetura e
normalmente mais complicado.
O tipo mais simples de elemento de processamento faz o
despacho das instruc
oes na ordem em que elas est ao no pro-
grama. Nele, os data forwarding e os hazards de controle s ao
tratados dinamicamente. A partir desse modelo, h a duas
frentes que podem ser trabalhadas para obter um desem-
penho superior. Primeiramente, m ultiplos pipelines podem
ser adicionados para ler e despachar mais de uma instruca o
em paralelo, criando um elemento de processamento super-
scalar. No entanto, o aumento no n umero de instruco es
despachadas requer uma l ogica extra para lidar com os data
forwarding e as detecco
es de hazards necess arias para asse-
gurar a corretude da execucao. A complexidade dessa l ogica
cresce mais do que o quadrado do n umero de pipelines e o
ponto em que os ganhos n ao sao compensadores e rapida-
mente atingido. Experimentos com processadores de prop o-
sito geral sugerem que esse ponto seja em torno de tres a
quatro pipelines, mas isso depende muito da aplicaca o [1].
A segunda frente de melhorias baseia-se no aumento do n u-
mero de estagios do pipeline, reduzindo a l ogica contida em
cada estagio. Isso permite que o perodo do clock seja re-
duzido, mas tambem faz com que a penalidade diante de
um desvio seja maior. Os elementos de processamento com
despacho em ordem s ao fisicamente menores, consomem me-
nos energia e podem ser facilmente combinados em grandes
quantidades para atender aplicaco es que possuem alto pa-
ralelismo em nvel de thread (TLP, em ingles) e pequenos
trechos de processamento sequencial. Como exemplo, a ar-
quitetura G200 da NVIDIA [5] implementa 240 n ucleos em
ordem em funca o do processamento gr afico ser altamente
paralelo, com poucas seco
es de processamento sequencial.
Para explorar o tanto quanto possvel de paralelimo na exe-
cuc
ao de codigos sequenciais em n ucleos superescalares, a
execucao fora de ordem e empregada. Seu objetivo e en-
contrar dinamicamente uma sequencia em que as operaco es
possam ser executadas de modo a manter o pipeline o mais
cheio possvel. Todavia, este agendamento din amico re- que o sistema comporta.
quer o emprego de circuitos complexos e que consomem
muito energia. Os n ucleos com execucao fora de ordem sao
mais adequados a aplicaco es que possuem muitos tipos de
comportamento e que demandam por alto desempenho. A
maioria dos processadores fora de ordem fazem o despacho
de m ultiplas instruco
es simultaneamente. Pelo fato deles
serem maiores e consumirem mais energia, na pr atica, pou-
cos nucleos fora de ordem podem ser combinados. Mesmo
assim, eles sao preferveis para execuca
o de aplicaco
es que
sao dominadas por extruturas de controle com grandes por-
co
es de c
odigo sequencial e que possuem um TLP moderado.
Esse e o caso do processador ARM Cortex A9 [6], dirigido
ao uso em netbooks e que emprega um conjunto de n
ucleos
fora-de-ordem.
Ainda no intuito de melhorar o desempenho das arquiteturas
superescalares, mas desconsiderando a necessidade de lidar
com a logica complexa necess aria para execuca
o apropriada
de uma sequencia de instruco es, os conceitos de u
nica instru-
c
ao sobre multiplos dados (SIMD, em ingles) ou de instru-
c
oes com palavras muito longas (VLIW, em ingles) podem
dores maiores que s ao divididos em porco es de informacao
menores a serem processadas simultaneamente pela mesma
instruca
o. Um exemplo simples de utilizaca o do conceito e
no calculo do produto escalar entre dois vetores, onde cada
par de elementos e processado em paralelo. Este tipo de
arquitetura e muito aderente a aplicaco es onde o processa-
mento de dados e intensivo e independente. O processador
IBM Cell [7] faz uso de m ultiplos n
ucleos SIMD talhados
para execucao de aplicaco
es dominadas pelo processamento
de dados.
Para evitar as limitacoes da arquitetura SIMD, onde ape-
nas uma instruca o pode operar sobre os dados, as instrucoes
VLIW podem ser usadas. Nela, m ulitplos pipelines s
ao usa-
dos. Porem, ao contr ario de um n ucleo superescalar tpico,
nao ha necessidade de se fazer forwarding, de agendar as
instruco
es, ou ainda de detectar hazards, pois espera-se que
o compilador faca isso atraves do agrupamento das instru-
co
es em pacotes que possam ser executados em paralelo sem
ferir restrico
es de dados ou de controle. Como se pode ob-
servar, a complexidade nessa arquitetura e transferida para
o compilador e ela pode ser muito afetada caso o compilador
nao consiga encontrar um nvel satisfatorio de paralelismo.
As arquiteturas VLIW e SIMD resultam em boas relaco es
entre desempenho e consumo de energia, mas normalmente
sao adequadas somente para nichos especficos de aplicaca o
com um grande n umero de operaco
es independentes que po-
dem ser exploradas pelo compilador ou pelo programador.
2.4 Sistema de Memria
Em arquiteturas monoprocessadas, o sistema de mem oria e
relativamente simples, consistindo em alguns poucos nveis
de mem oria cache para alimentar o processador com dados
e instruco
es. Nas arquiteturas multicore, as memorias cache
s
ao apenas parte do sistema de mem oria. Os outros com-
ponentes incluem o modelo de consistencia dos dados, os
mecanismos para coerencia entre as caches e a forma de in-
terconex ao entre elas. Esses componentes determinam como
os n
ucleos se comunicam e impactam na programaca o, no de-
sempenho das aplicaco es paralelas e no n
umero de nucleos
2.4.1 Modelo de Consistncia
O modelo de consistencia define como as operacoes em memo-
ria podem ser reordenadas enquanto o c odigo esta sendo
executado. Ele determina o quanto de esforco e requerido
do programador ao escrever c odigos paralelos. Modelos mais
fracos exigem que o programador defina explicitamente como
o c
odigo deve ser agendado no processador e possui proto-
colos de sincronizaca
o mais complexos. Por outro lado, os
modelos mais robustos requerem menos esforco do progra-
mador com relaca
o `as sincronizaco
es. O uso de um ou de ou-
tro tambem causa um impacto direto no desempenho. Por

Figura 1: Ilustra
c
ao dos modelos de consist
encia [1].
restringirem a ordem como o sistema de mem oria e auto-
rizado a propagar leituras e escritas aos processadores, os
modelos mais robustos impactam consideravelmente o de-
sempenho da aplicaca o. No modelo de consistencia sequen-
cial, por exemplo, todos os processadores do sistema devem
enxergar todas as leituras e escritas tal como elas ocorrem
globalmente e no programa. J a nos modelos mais fracos,
os processadores n ao precisam necessariamente enxergam as
leituras e escritas feitas por outros processadores na ordem
em que elas acontecem. Em funca o dessa baixa consisten-
cia, os modelos mais fracos requerem que os programadores
facam uso de primitivas conhecidas como barriers e fences
para forcar a consistencia quando ela e necess aria. Os mo-
delos de consistencias est ao ilustrados na Figura 1. Nela,
cada um dos processadores P1-P4 est ao despachando escri-
tas (e.g., X = 1) e leituras (e.g., R(Z) = 0). O modelo de
consistencia sequencial determina que todas as leituras e es-
critas para todos os enderecos sejam vistas na mesma ordem
por todos os processadores. Isso e o que ocorre, por exemplo,
quando P2 le Z e o valor retornado e o que foi escrito previa-
mente por P4. Essa comunicaca o e tipicamente forcada por
uma mediaca o estabelecida atraves da rede de interconex ao.
No caso do modelo de consistencia fraca, P2 le Z e o resul-
tado retornado e zero. Neste caso, o modelo de consistencia
permite que n ucleos diferentes enxerguem diferentes ordens
globais de execuca o. Por relaxarem a sincronizaca o, esses
modelos s ao mais faceis de serem implementados, deixando
o esforco por conta do programador. J a os modelos mais ro-
bustos, alem de complicados, tambem s ao lentos pelo fato de
nao obterem as vantagens do acesso fora de ordem ` a mem o-
ria.
2.4.2 Configurao da Cache
As mem orias caches sao muito importantes nas arquiteturas
multicore, onde muitos elementos de processamento tentam
acessar a mem oria principal, que e lenta por definica
o. O ta-
manho que os diferentes nveis devem possuir depende muito
da aplicaca
o. Caches maiores oferecem melhor desempenho
ate certo ponto. A partir de um determinado tamanho, seu
desempenho comeca a decair. Mem orias cache grandes tam-
bem podem n ao contribuir para o desempenho de aplicaco es
que usam os dados apenas uma vez, tal como a decodificaca o do Intel Core i7 [9].
de vdeo. Neste caso, e desejavel que a cache trabalhe com
modos de operaco es diferentes. Ou seja, ora para acessos do
tipo streaming e hora para acessos com comportamento nor-
mal. Para os acessos do tipo streaming, as caches podem dar
lugar `
as mem orias locais, que s
ao tipos n
ao gerenciados de
cache onde nao h a tags, o tempo de acesso e determinstico
e o controle e feito por software. A arquitetura Microsoft
Xenon [8] implementa este tipo de comportamento.
Normalmente, o tamanho das caches est a associado ao ta-
manho do circuito do qual ela faz parte e ao consumo de
energia a ela permitido. Esta tem sido uma tendencia na
elaboracao de arquiteturas de prop osito geral que deve lidar
com grande reuso de dados, como e o caso dos processadores
Intel Core i7 [9]. O numero de nveis de cache tem crescido a
medida que os elementos de processamento aumentam tanto
em quantidade quanto em velocidade. A principal conside-
rac
ao para determin a-lo e a dist
ancia, em ciclos, entre os
nucleos e a mem oria principal. Quanto maior ela for, mais
nveis de cache s
ao desej
aveis [1]. O primeiro nvel de cache e
normalmente pequeno, r apido e particular de cada elemento
de processamento. Os nveis subsequentes v ao crescendo
em tamanho e latencia e passam a ser compartilhados por
diferentes n ucleos. Em arquiteturas multicore embarcadas,
pelo fato da dist ancia entre ciclos ser normalmente menor,
um nvel de cache e muitas vezes suficiente, o que tambem
contribui na reduca o do tamanho e do consumo de energia
da arquitetura.
2.4.3 Interconexo e Coerncia
A interconex ao entre os diferentes nveis na hierarquia da
mem oria e respons
avel pela comunicaca o geral entre os ele-
mentos de processamento e tambem pela coerencia (se pre-
sente) entre as caches. H a muitas formas de se fazer esta
interconex ao. Podemos faze-la por meio de um barramento,
de um anel, de um crossbar ou mesmo atraves do conceito
de network-on-chip (NoC). Cada um dos tipos de interco-
nexao tem suas vantagens e desvantagens. O barramento,
por exemplo, e simples de implementar, mas quando em-
pregado entre um grande n umero de n ucleos, rapidamente
se torna proibitivo tanto em termos de largura de banda
quanto de latencia. O NoC, por outro lado, tem boa escala-
bilidade, mas e mais difcil de conceber.
Os mecanismos para manter a coerencia dos dados s ao fun-
damentais na definica o do modelo de programaca
o que deve
ser usado na arquitetura. Atraves deles, uma unica imagem
da mem oria e mantida automaticamente para o acesso de
todos os processadores. Portanto, esses mecanismos s ao es-
senciais entre aplicaco
es que compartilham informaca
o. Eles
s
ao muito comuns em processadores de prop osito geral, tal
como o ARM Cortex A9 [6]. Dois modelos de coerencia po-
dem ser implementados: o baseado em broadcast e o baseado
em diretorio.
O modelo de coerencia baseado em broadcast e simples. Ele
a obtem atraves do aviso a todos os elementos de processa-
mento de que um determinado n ucleo precisa fazer uso de
uma informaca o de uso global. Esses avisos s
ao tratados um
por vez e os conflitos s
ao resolvidos atraves de sua sequen-
cializac
ao. De uma forma geral, essa abordagem e aplic avel
para um pequeno n umero de processadores, como e o caso
A coerencia baseada diret
orio, por outro lado, permite que
um grande n umero de elementos de processamento sejam in-
 Tabela 1: Resumo dos pr
os e contras considerados na concep
c
ao de um sistema de mem
oria.

MEMORIA NO CHIP PROS CONTRAS
Caches Prov e acesso `
a mem oria principal com baixa lat encia, pode ser Nao e possvel garantir respostas em tempo
facilmente configurado em m ultiplos nveis real, uma parte do chip e dedicada `
as TAGS
Armaz. local Pode armazenar mais dados por area que a cache, e possvel Deve ser controlado por software
garantir respostas em tempo real

COERENCIA PROS CONTRAS
Sim Prov e o comportilhamento de dados entre os processadores, Difl de implementar
suporta todos os modelos de programa c
ao
Nao Facil de implementar Restringe os modelos de programa c
ao

INTERCONEXAO PROS CONTRAS
Barramento Facil de implementar, todos os processadores t em a mesma Baixa escalabilidade, suporte um pequeno
lat
encia ao comunicar-se com os outros e com a mem oria n
umero de processadores
Anel Suporta um n umero maior de processadores em compara ca
o ao Latencias n
ao-uniformes, requer l
ogica de
barramento roteamento
NoC Suporta muitos processadores, e as lat encias n
ao-uniformes s ao Requer logica de roteamento sofisticado
menos variantes do que no modelo Anel
Crossbar o mais escal
E avel, suporte um n umero muito grande de n ucleos, Requer uma l
ogica de arbitragem sofisticada e
lat
encias uniformes requer uma grande
area no chip

terligados pelo fato dela possibilitar que m ultiplas aco

es de tante apropriados para aplicaco
es dominadas por estruturas
coerencia sejam tomadas simultaneamente. Esse diret orio e de controle. Nesse contexto, o consumo de energia e muito
normalmente distribudo em n os e possui informacoes sobre importante pelo fato de que eles serao alimentados por ba-
quais caches contem quais enderecos de mem oria. Cada en- terias.
dereco e atribudo a um n o do diret
orio. Quando um acesso
e requerido, o processador consulta o n o em que o ende- Na Figura 3, as arquiteturas s ao mais especializadas, e di-
reco esta armazenado para saber quais processadores est ao rigidas a computac ao de alto desempenho. Neste sentido,
fazendo uso daquela informaca o. Dessa forma, esse proces- elas empregam um n umero expressivo de n ucleos. Como
sador pode negociar com os demais para obter as permiss oes podemos observar, nas arquiteturas AMR R700 e NVIDIA
de acesso que ele deseja. A coerencia baseado em diret orio G200, esse n umero e na casa das centenas. A arquitetura
e mais apropriada para modelos de consistencia fracos e sis- IBM Cell e heterogenea, com um n umero modesto de n u-
tema com muitos n ucleos, tal como o Tilera TILE 64 [10]. cleos altamente especializados. Normalmente, essas soluco es
consomem bastante energia, variando entre 100W e 180W.
comum encontrar arquiteturas multicore que omitem os
E Na Figura 4, podemos observar arquiteturas especficas para
mecanismos de coerencia entre as caches para reduzir sua determinados domnios de aplicaca o. A maioria dessas apli-
complexidade. Muitos processadores multicore atuais n ao cacoes s
ao dominadas pelo processamento de dados, como e
possuem esse mecanismos, incluindo o IBM Cell [7]. Essa o caso das comunicaco es wireless e dos codecs de
audio e v-
ausencia implica que a coerencia dos dados deve ser garan- deo, onde paralelismos intrnsecos s ao explorados. As carac-
tida pelo software durante sua execucao. Isto limita o mo- tersticas das redes de interconex ao tambem costumam ser
delo de programaca o a variantes do modelo de passagem ajustadas diante das especificidades da aplicaca o. A combi-
de mensagens. Para domnios de aplicaca o que compartil- nacao desses fatores resulta em arquiteturas com altas taxas
ham pouca informaca o, essa pode ser uma boa opca o. As de operaco es por ciclo e sem um consumo excessivo de ener-
decis
oes a serem tomadas ao definir o sistema de mem oria gia. A seguir, abordaremos tres desses modelos com maiores
est
ao resumidas na Tabela 1. detalhes.

3. MODELOS COMERCIAIS 3.1 Silicon Hive HiveFlex CSP2x00 Series -

Nos dias de hoje, ha uma grande quantidade de arquitetu- Processamento de Sinais Digitais
ras multicore sendo oferecidas no mercado e direcionadas O HiveFlex CSP2x00 Series [11] e uma arquitetura com nu-
a todos os nichos, desde o segmento de sistemas embar- cleos soft poderosos e que operam na faixa de um quarto de
cados, passando pelo de desktops de prop osito geral ate o watt. Seu diagrama de blocos pode ser visto na Figura 5.
segmento de servidores. Conforme j a mencionado, isto se
deve `
a necessidade de aumentar o desempenho sem aumen- Para obter baixo consumo, uma coleca o heterogenea, e apro-
tar muito o consumo de energia. Para oferecer um pano- priada para o desempenho almejado, de n ucleos e empre-
rama geral dos modelos oferecidos, n os fizemos um recorte gada. A arquitetura consiste de um n ucleo de controle, des-
do recente trabalho de Blake et al. [1], onde alguns dos tinado ao processamento de prop osito geral. Este n ucleo
principais modelos s
ao destacados. As quatro primeiras lin- baseia-se no conceito VLIW e pode fazer despachos simult a-
has da Figura 2 representam uma selec ao feita pelos au- neos de duas instruco
es. Quando submetido a operaco es com
tores de multicores de prop
osito geral. Todos esses modelos dados, ele repassa o processamento aos chamados n ucleos
empregam um n umero limitado de processadores identicos complexos. Esses n ucleos complexos tambem s ao VLIW,
com caches grandes. Essas arquiteturas sao direcionadas aos fazem ate cinco despachos simult aneos e contam com ALUs
mercados de desktops e de servidores onde o baixo consumo especficas conectadas a uma grande mem oria RAM local.
de energia n
ao e um fator priorit
ario. As demais linhas da Os n ucleos complexos n ao suportam desvios, ou seja, eles
Figura 2 tambem apresentam arquiteturas multicore, porem devem ser alimentados com trechos lineares de c odigo pelo
destinadas ao mercado de computaca o m ovel e embarcada. nucleo de controle. Essa caracterstica faz com que os n u-
Elas tambem apresentam n ucleos de prop osito geral bas- cleos complexos sejam simplificados, o que permite econo-
Figura 2: Arquiteturas multicore de prop
osito geral para servidores, desktops e aplica
c
oes embarcadas/m
oveis. Tabela e refer
encias de [1].

Figura 3: Arquiteturas multicore de alto desempenho. Para obten

c
ao das refer
encia dos modelos, consulte [1].
 ao as de [1].
encias dos modelos s

Figura 5: Concep
cao em blocos da arquitetura Hi-
veFlex CSP2x00 Series [1].
Figura 4: Arquiteturas multicore para processamento de sinais e especficos. As refer

mia tanto em area fsica quanto em consumo de energia.

Alem disso, o CSP2x00 possui uma hierarquia de mem oria
bastante simples. A coerencia e a consistencia dos dados
devem ser controladas pelo software em execuca o no n u-
cleo de controle. O barramento que prove a interconex ao
e usado basicamente para transferir comandos entre o n u-
cleo de controle e os n ucleos complexos, que por sua vez
comunicam-se entrei si atraves atraves da mem oria RAM
local. Todas essas caractersticas fazem com que essa arqui-
tetura consuma muito pouca energia, porem, que obtenha
alto desempenho. No entanto, criar softwares eficientes para
ela n
ao deixa de ser um desafio.

3.2 ARM Cortex A9 - Propsito geral mvel

A arquitetura ARM Cortex A9 [6] foi concebida para com-
putacao movel de prop osito geral e pode ser customizada
antes de ser produzida. Na Figura 6 podemos observar seu
diagrama de blocos. As configuraco es mais usuais conso-
mem pouco energia, em torno de 1W ou menos. Seu pro-
jeto foi concebido para atender desde smart phones ate net-
books cheio de recursos. Isso implica em uma arquitetura
que consiga processar bem aplicaco es dominadas pelo pro-
cessamento de estruturas de controle. O processamento nos
nucleos do A9 s ao fora de ordem podendo ser despacha-
das ate tres instrucoes simultaneamente, garantindo bom
desempenho de prop osito geral. A interconex ao do sistema
de mem oria e feita atraves de um barramento e h a coerencia
entre os elementos de mem oria. Pelo fato do n
umero de pro-
cessadores ser pequeno, a coerencia e baseada em broadcast.
As caches s ao relativamente grandes para um processador
voltado ao mercado de aplicaco es moveis ou embarcadas.
Isso e necess ario para proporcionar clocks mais r apidos e
explorar bem processamentos em threads u nicas. Em fun-
ca
o dessas caractersticas, aplicaco es onde o processamento
de dados e dominante n ao seriam muito bem exploradas por
essa arquitetura.

3.3 Intel Core i7 - Propsito geral

O Intel Core i7 e um processador de prop osito geral em to-
dos os aspectos. Sua concepca o tem por objetivo fazer tudo
bem feito. Isto e obtido ao preco de um grande consumo de
energia, podendo chegar aos 140W. Ele pode ser implemen-
tado com ate oito n ucleos, cada qual despachando fora de

Figura 6: Diagrama de blocos da arquitetura ARM
Cortex-A9 [1].
Figura 7: Diagrama de blocos do Intel Core i7 [1].
ordem ate quatro instruco es em simult aneo. Alem disso, ele
faz uso do conceito de symmetric multithreading, conforme
pode ser observado na Figura 7. Esses n ucleos contem uma
serie de aprimoramentos complexos para que possam o ex-
trair o maximo de paralelismo possvel na execuca o de uma
u
nica thread. Eles tambem possuem uma unidade SIMD
de 128-B para obter as vantagens de eventuais paralelismos
sobre os dados. Para continuar compatvel com a maioria
dos processsadores Intel, seu conjunto de instruco es e ba-
seado no CISC x86. A concepc ao do Intel Core i7 permite
que ele faca muitas coisas bem, mas arquiteturas especiali-
zadas em determinados domnios de aplicaca o podem obter
desempenho equivalente ou melhor consumindo menos ener-
gia. O sistema de mem oria e tpico de arquiteturas multi-
core de prop osito geral com poucos n ucleos. As caches s ao
grandes e ha total coerencia entre elas. A coerencia e do tipo
broadcast, que e suficiente para o n umero de n ucleos proje-
tados. Esse conjunto de caractersticas reunidas d a origem a
um chip que e bom para uma grande variedade de aplicaco es,
desde que o consumo de energia n ao seja um problema.
4. CONCLUSES
Conforme pudemos observar neste trabalho, a arquitetura
multicore e hoje um paradigma de projeto de processadores
fundamental. E atraves dela que os projetistas das grandes
empresas pretendem manter a lei de Moore sem esbarrar
nas limitac
oes fsicas impostas pela abordagem de n ucleo
u
nico. Muitas s ao as possibilidades ao implementar arquite-
turas multicore, sendo determinante saber as caractersticas
das aplicaco
es para o qual ela e projetada, tais como o tipo
de processamento demandado e as restrico es no consumo de
energia. Tambem vimos que o sistema de mem oria e parte
fundamental do desenho de um processador multicore. E ele
que ir
a ditar o modelo de programaca o e o n
umero de n ucleos
comportados pela arquitetura. Essa talvez seja a frente que
mereca mais atenca o por parte dos projetistas para satisfa-
zer as demandas crescentes pelo aumento de desempenho.
` medida que mais aplicaco
A es conseguirem extrair as van-
tagens do processamento paralelo, novas configuraco es mul-
ticore deverao ser propostas para atende-las.
5. REFERNCIAS
[1] G. Blake, R. G. Dreslinski, and T. Mudge, A survey
of multicore processors, Signal Processing Magazine,
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[5] Nvidias 1.4 billion transistor gpu: Gt200 arrives as
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[8] J. Andrews and N. Baker, Xbox 360 system
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