Arquitectura de Computadoras

Anexo Clase 8
Buses del Sistema
Estructuras de interconexin

Todas las unidades han de estar

interconectadas.
Existen distintos tipos de interconexiones
para los distintos tipos de unidades:
Memoria
Mdulo de E/S
Procesador

Notas de Clase 8 2
Interconexin de la memoria

Recibe y entrega datos.

Recibe direcciones (ubicacin de trabajo).
Recibe seales de control
Leer
Escribir
Temporizar

Notas de Clase 8 3
 Interconexin del mdulo E/S

E/S es funcionalmente similar a la memoria

Recibe y entrega datos del/al procesador
Enva y recibe datos al/del perifrico
Recibe direcciones (ubicacin del perifrico)
Recibe seales de control del procesador
Enva seales de control al perifrico
Enva seales de control al procesador
Interrupcin

Notas de Clase 8 4
Interconexin del procesador

Lee instrucciones y datos.

Escribe datos (los procesados).
Enva seales de control a otras unidades.
Recibe (y utiliza) seales de interrupcin.

Notas de Clase 8 5
Buses

Existe una serie de sistemas de

interconexin.
Las estructuras sencillas y mltiples son las
ms comunes.
Ejemplo: control/direccin/bus de datos (PC)
Ejemplo: unibus (DEC-PDP)

Notas de Clase 8 6
Qu es un bus?

Es un camino de comunicacin entre dos o

ms dispositivos.
Normalmente, medio de transmisin.
Suele agruparse:
Varios caminos de comunicacin o lneas con
funcin comn.
un dato de 8 bits puede transmitirse mediante ocho lneas
del bus.

Notas de Clase 8 7
Bus de datos

Transmite datos.
Recuerde que a este nivel no existe diferencia
alguna entre datos e instrucciones.
El ancho del bus es un factor clave a la
hora de determinar las prestaciones.
8, 16, 32, 64 bits.

Notas de Clase 8 8
Bus de direccin

Identifica la fuente o destino de un dato.

cuando el procesador desea leer una palabra de una
determinada parte en la memoria.
El ancho del bus de direcciones determina la
mxima capacidad de memoria posible en el
sistema.
MSX88 tiene un bus de direccin de 16 bits, lo que
define un espacio para direcciones de 64K lugares

Notas de Clase 8 9
Bus de control

Transmite informacin de seales de

control y temporizacin
Seal de escritura/lectura en memoria.
Peticin de interrupcin.
Seales de reloj.

Notas de Clase 8 10
Interconexin mediante un bus

Memoria Memoria E/S E/S

CPU

Lneas de control

Lneas de direccin Bus

Lneas de datos

Notas de Clase 8 11
Cmo son ???

Es un conjunto de conductores elctricos paralelos.

Lneas de metal.
Poseen conectores para colocar tarjetas

Notas de Clase 8 12
Problemas de un nico bus

Conectar gran nmero de dispositivos a un

bus producen Retardos de propagacin
Si el control del bus pasa de un dispositivo a otro,
puede afectar sensiblemente a las prestaciones.
La mayora de los sistemas utilizan varios
buses para solucionar estos problemas.
Jerarqua de buses

Notas de Clase 8 13
Arquitectura de bus tradicional
Bus local
Procesador Cache

Controlador
local de E/S

Memoria
principal

Bus del sistema

Red Interfaz con el Serie

bus de
SCSI Modem
expansin

Bus de expansin

Notas de Clase 8 14
 Bus PCI Bus AGP

B
u
s

I Slot
S CPU
A

Slot
Mem
B
I
O
S

Bus IDE
Notas de Clase 8 15
Tipos de buses

Dedicados
Uso de lneas separadas para direcciones y para datos.
16 lneas de direcciones
16 lneas de datos
1 lnea de control de lectura escritura (r/w)

Multiplexados
Uso de las mismas lneas.
16 lneas de direcciones datos
1 lnea de control de lectura escritura (r/w)
1 lnea de control para definir direcciones datos (a/d)
Menos lneas pero mas circuitera. Prestaciones?
Notas de Clase 8 16
Arbitraje del bus

El control del bus puede necesitar ms de un

mdulo.
Ejemplo: CPU y el controlador DMA
Slo una unidad puede transmitir a travs del
bus en un instante dado.
Los mtodos de arbitraje se pueden clasificar
como centralizados o distribuidos.

Notas de Clase 8 17
Arbitraje centralizado

Un nico dispositivo hardware es responsable de asignar

tiempos en el bus: Controlador del bus rbitro
Puede estar en un mdulo separado o ser parte del procesador.

Notas de Clase 8 18
 Arbitraje distribuido

Cada mdulo
puede controlar el
acceso al bus.
Cada mdulo
dispone de lgica
para controlar el
acceso.

Notas de Clase 8 19
 Temporizacin

Forma de coordinar los eventos en el bus.

Temporizacin sncrona
La presencia de un evento est determinada por un reloj.
El bus incluye una lnea de reloj.
Un intervalo desde un uno seguido de otro a cero se
conoce como ciclo de bus.
Todos los dispositivos del bus pueden leer la lnea de reloj.
Suele sincronizar en el flanco de subida.
La mayora de los eventos se prolongan durante un nico
ciclo de reloj.

Notas de Clase 8 20
Temporizacin sncrona

Reloj

Inicio

Lectura

Lneas de
direccin

Lneas
de datos
Recono-
cimiento

Notas de Clase 8 21
Temporizacin asncrona

MSYN

SSYN

Lectura

Lneas de
direccin

Lneas de
datos

Notas de Clase 8 22
Bus PCI

Interconexin de Componente Perifrico.

Intel cedi sus patentes al dominio pblico.
32 o 64 bits.
32 bit a 33MHz = 133 MB/s
64 bit a 66MHz = 528 MB/s
Comandos
Transaccin maestro - esclavo.
Maestro toma control del bus.
Determina tipo de transaccin.
lectura escritura
Fase de direccionamiento.
Una o ms fases de datos.

Notas de Clase 8 23
Lneas de seal PCI

49 lneas obligatorias
Lneas del sistema
Incluyen reloj y reset.
Terminales de direcciones y datos
32 lneas multiplexadas para direcciones y
datos.
Lneas para interpretar y validar eventos.
Terminales de control de la interfaz
Temporizacin y Coordinacin 51 lneas opcionales
Terminales de arbitraje Extensin a 64 bits
Lneas no compartidas. 32 lneas adicionales.
Conexin directa al rbitro del bus PCI. Lneas multiplexadas.
Terminales para seales de error 2 lneas para transferir a
64 bits.

Notas de Clase 8 24
Sistema con Bus PCI tpico

Notas de Clase 8 25
Pentium MMX CPU
266 MHz
L1
533 MBS 66 MHz 64 bits 1 dato x clock

66 MHz 16 MHz
L2 NORTH
15 nSeg 60 nSeg
BRIDGE

133 MBS 33 MHz

PCI
Bus PCI
SOUTH Video
USB
BRIDGE PCI

8 MBS
ISA
COM
SUPER LPT
I/O
Mouse Kbd
Floppy
Notas de Clase 8 26
Pentium MMX 266 MHz

FSB = Front Side Bus

66,66 MHz x 64 bits x 1 dato.clock =
533 MBytes/seg
Bus PCI
33,33 MHz x 32 bits x 1 dato.clock =
133 MBytes/seg

Notas de Clase 8 27
Evolucin de jerarqua de bus (1)

Notas de Clase 8 28
Pentium II
CPU
450 MHz
225 MHz 1/2
L2 L1
800 MBS 100 MHz

533 MBS NORTH SDRAMDIMM

AGP
AGPX2 BRIDGE SPC-100

133 MBS 33 MHz

Bus PCI PCI

SOUTH ATA 1
33 MBS
USB BRIDGE ATA 2
8 MBS
ISA
COM
SUPER
LPT
Mouse Kbd I/O
Floppy

Notas de Clase 8 29
Pentium II 450 MHz

FSB = Front Side Bus

100 MHz x 64 bits x 1 dato.clock = 800 MBytes/seg
Bus AGP
66,66 MHz x 32 bits x 2 datos.clock = 533 MBytes/seg
ATA-UDMA
8,33 MHz x 16 bits x 2 datos.clock = 33 MBytes/seg
PC100 SDRAM DIMM
100 MHz x 64 bits x 1dato.clock = 800 MBytes/seg

Notas de Clase 8 30
Evolucin de jerarqua de bus (2)

Notas de Clase 8 31
Pentium III CPU
1,4 GHz L1 L2
1066 MBS 133 MHz

1.066 MBS SDRAM

AGP MCH DIMMS
AGPX4
PC-133
Hub Interface 266 MBS 133 MBS 33 MHz
PCI
IOC ATA 1
100 MBS
ATA 2

Sper
I/O

Notas de Clase 8 32
Pentium III 1,4 GHz

MCH = Memory Controller Hub

IOC = I/O Controller

FSB = Front Side Bus

133,33 MHz x 64 bits x 1 dato.clock = 1066 MBytes/seg
Bus AGP
66,66 MHz x 32 bits x 4 datos.clock = 1066 MBytes/seg
ATA-UDMA
25 MHz x 16 bits x 2 datos.clock = 100 MBytes/seg
PC133 SDRAM DIMM
133,33 MHz x 64 bits x 1dato.clock = 1066 MBytes/seg
Notas de Clase 8 33
Athlon XP 3200+
CPU
2,2 GHz
L1 L2
2667 MBS 333 MHz

2667 MBS DDR SDRAM

NORTH DDR DIMMS
AGP BRIDGE
AGP 8X PC-2700/DDR333
33 MHz
PCI

SOUTH
BRIDGE

Notas de Clase 8 34
Athlon XP 3200+ 2,2 GHz

FSB = Front Side Bus

166,66 MHz x 64 bits x 2 dato.clock = 2667 MBytes/seg
Bus AGP
66,66 MHz x 32 bits x 8 datos.clock = 2133 MBytes/seg
ATA-UDMA
25 MHz x 16 bits x 2 datos.clock = 100 MBytes/seg
PC2700 DDR DIMM (DDR 333)
166,66 MHz x 64 bits x 2 dato.clock = 2667 MBytes/seg

Notas de Clase 8 35
Pentium IV CPU
3,6 GHz
L1 L2
6400 MBS 800 MHz

2133 MBS 6400 MBS

AGP MCH DUAL-CHANNEL
AGP 8X
PC3200/DDR400
Hub Interface 266 MBS
PCI

IOC

Sper
I/O

Notas de Clase 8 36
 Pentium IV 3,6 GHz

FSB = Front Side Bus

200 MHz x 64 bits x 4 datos.clock = 6400 MBytes/seg
Bus AGP
66,66 MHz x 32 bits x 8 datos.clock = 2133 MBytes/seg
ATA-UDMA
25 MHz x 16 bits x 2 datos.clock = 100 MBytes/seg
PC3200 DDR DIMM (DDR400)
200 MHz x 64 bits x 2 dato.clock = 3200 MBytes/seg

Notas de Clase 8 37
Bus de altas prestaciones

Memoria
principal

Bus local
Cache/adaptador
Procesador Bus del sistema

SCSI FireWire Grficos Vdeo LAN

Bus de alta velocidad

FAX Interfaz con el Serie

bus de Modem
expansin

Bus de expansin

Notas de Clase 8 38
Evolucin de jerarqua de bus (3)

Notas de Clase 8 39
Evolucin de jerarqua de bus (4)

Notas de Clase 8 40
Intel core i7

Notas de Clase 8 41
Evolucin de jerarqua de bus (5)

Notas de Clase 8 42
Lecturas recomendadas

Organizacin y Arquitectura de Computadoras, William

Stallings, Captulo 3, 5ta ed.
Diseo y evaluacin de arquitecturas de computadoras,
M. Beltrn y A. Guzmn, Captulo 2 Apartado 2.8, 1er ed.

www.pcguide.com/ref/mbsys/buses/
Pginas de fabricantes

Notas de Clase 8 43