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Algoritmos de Particionamiento Hw y Sw

Geman Dario Clavijo Epia, Juan Sebastian Munevar Gelacio, Juan Camilo Ramirez Ayala

Resumen: Para este documento vamos a exponer in- Para la implementacion de esta compuerta se uso el CMOS
formacion acerca de las compuertas NOR, NAND y de propuesto para la practica el cual es el CD4007 el cual tiene en
transmision, ademas se van a mostrar algunas simulaciones su pastilla tres transistores NMOS y tres transistores PMOS.
hechas en LtSpice Para esto se uso el siguiente circuito:

Abstract: For this document we are going to expose some


information about gates like NOR, NAND and transmition
gate, also we are going to show simulations made in LtSpice

Palabras Claves: Compuerta, NAND, NOR, Transmi-


sion, CMOS

I.
I NTRODUCCI ON

El CMOS es una de las familias logicas empleadas en la


fabricacion de circuitos integrados, este consiste en la utiliza- Figura 2. Circuito a Implementar
cion en conjunto de transistores NMOS y PMOS, los cuales
van configurados de tal manera que el consumo energetico sea
producido solo por las corrientes parasitas en la placa de la Como se observa en el circuito se van a utilizar dos
base. transistores PMOS y dos transistores NMOS, en el caso de
los PMOS se ponen en paralelo mientras que los transistores
NMOS estan en serie.
II.
M ARCO T E ORICO Y S IMULACIONES

Se realizo la simulacion en LtSpice de la siguiente forma:


II-A. Compuerta NAND

La compuerta NAND como su nombre lo dice es la ne-


gadora de la compuerta AND, esta compuerta produce una
salida falsa solo si sus entradas son verdaderas y para todos
los demas casos la salida es verdadera. La tabla de verdad de
la compuerta se muestra a continuacion:

Figura 3. Circuito Implementado

Figura 1. Tabla de Verdad Compuerta NAND


Para el circuito anterior se realizo la medicion en punto
op para verificar la tabla de verdad de la compuerta, se uso II-B. Compuerta NOR
para todas las simulaciones un Vdd de 5V lo cual nos dio los
siguientes resultados:
La compuerta NOR como su nombre lo dice es la negadora
de la compuerta OR. Esta compuerta NOR solo tiene de salida
un 1 logico cuando sus entradas tienen cero logico, y cuando
alguna de sus entradas o ambas entradas tienen 1 logico su
salida es cero logico. La tabla de verdad de la compuerta NOR
se muestra a continuacion:

Figura 4. Tabla para A=0 y B=0

Figura 5. Tabla para A=1 y B=0 Figura 8. Tabla de verdad para la compuerta NOR

Para la implementacion de la compuerta NOR por medio de


nuestra pastilla CMOS, se implemento el siguiente circuito:

Figura 6. Tabla para A=0 y B=1

Figura 9. Circuito a Implementar

Como se observa en la anterior figura, para la compuerta


Figura 7. Tabla para A=1 y B=1 NOR se utilizan dos transistores PMOS en serie seguido de
dos transistores NMOS en paralelo, ademas de que posee dos
entradas la cual cada una comparte el gate de un PMOS y un
NMOS.
Como se puede observar en las imagenes anteriores, se
cumple la tabla de verdad de la compuerta NAND donde la
tension de salida solo es cero logico cuando ambas entradas Se realizo la simulacion en LtSpice de la siguiente forma:
tienen 1 logico, ya que se hizo la simulacion con parametros
del CD4007 en la simulacion el cero logico tiene un pequeno
valor por encima del cero.
Figura 14. Tabla para A=1 y B=1

Como se observa en las imagenes anteriores, la salida de la


compuerta solo tiene 1 logico cuando ambas entradas tienen
cero logico, y para los otros casos tiene cero logico, al igual
que en el caso anterior, el cero logico tiene un pequeno valor
por encima del cero.

Figura 10. Circuito Implementado II-C. Compuerta de Transmision

Una compuerta de transmision es un interruptor creado con


Para el circuito anterior se realizo la medicion en punto transistores NMOS y PMOS, cada una de las configuraciones
op para verificar la tabla de verdad de la compuerta, se uso tiene diferentes caractersticas:
para todas las simulaciones un Vdd de 5V lo cual nos dio los
siguientes resultados:
NMOS:

Figura 15. Compuerta de Transmision NMOS


Figura 11. Tabla para A=0 y B=0

Es un interruptor bidireccional que se abre o se cierra


controlado por una senal externa, cuando el Vg es igual a
cero, el interruptor esta abierto y por lo tanto la tension de
salida es cero logico; mientras que cuando el Vg es igual al
Vdd el interruptor esta cerrado y la tension de salida es igual
a la tension de entrada. El interruptor NMOS transmite el cero
sin degradar pero a la hora de transmitir el 1 logico e ste se
degrada Vt.
Figura 12. Tabla para A=0 y B=1
PMOS:

Figura 13. Tabla para A=1 y B=0 Figura 16. Compuerta de Transmision PMOS
Es un interruptor bidireccional que se abre o se cierra igual a cero y 1 logico:
controlado por una senal externa, cuando el Vg es igual a
Vdd, el interruptor esta abierto y por lo tanto la tension de
salida es cero logico; mientras que cuando el Vg es igual a
cero el interruptor esta cerrado y la tension de salida es igual
a la tension de entrada. El interruptor PMOS transmite el 1
logico sin degradar pero a la hora de transmitir el cero logico
e ste se degrada Vt.

Figura 19. Vgate 0 logico


Ya que ambas configuraciones tienen un defecto de degrade
ya sea en 1 o cero logico se usa una tercera configuracion con
un transistor NMOS y un PMOS en paralelo de la siguiente
manera:

Figura 20. Vgate 1 logico

R EFERENCIAS

[1] Tema 5. Familias CMOS[Online]. Visto el 1 de Noviembre, Disponible


Figura 17. Compuerta de Transmision CMOS en: http://www.redes-linux.com/apuntes/tco/teoria/CMOS.pdf
[2] Puerta NAND[Online]. Visto el 1 de Noviembre, Disponible en:
https://es.wikipedia.org/wiki/PuertaNAND
[3] Puerta NOR[Online]. Visto el 1 de Noviembre, Disponible en:
Como se observa en la imagen anterior, el NMOS tiene https://es.wikipedia.org/wiki/PuertaNOR
[4] Circuitos de Conmutacion[Online]. Visto el 1 de Noviembre, Disponible
una tension en Gate y el PMOS tiene la misma tension pero en: http://www2.elo.utfsm.cl/ lsb/elo211/clases/ap4.pdf
negada, con esto cuando el Vg es igual a cero el PMOS y
el NMOS estan cortados por lo tanto la tension de salida
es de 0V mientras que cuando el Vg es 1 logico el PMOS
y NMOS conducen y la tension de salida tiene 1 logico; al
tener e sta confguracion el NMOS transmite el cero logico sin
degradacion mientras que el PMOS transmite en 1 logico sin
degradacion.

Para esta configuracion se empleo el circuito en LtSpice as:

Figura 18. Circuito Implementado

Para el anterior circuito, se hizo la configuracion para el Vg