0 оценок0% нашли этот документ полезным (0 голосов)
63 просмотров9 страниц
Este documento describe el funcionamiento de la memoria RAM dinámica (DRAM). Explica que la DRAM está formada por celdas de capacitores cuyo estado de carga representa un nivel lógico. Detalla los procesos de escritura, lectura y refresco necesarios para mantener la información almacenada, dado que la carga del capacitor solo dura unos pocos milisegundos. Finalmente, asigna como tarea investigar diferentes tecnologías de memoria RAM.
Исходное описание:
Descripción complementaria de la memoria de acceso aleatorio dinámico (RAM Dinámica)
Este documento describe el funcionamiento de la memoria RAM dinámica (DRAM). Explica que la DRAM está formada por celdas de capacitores cuyo estado de carga representa un nivel lógico. Detalla los procesos de escritura, lectura y refresco necesarios para mantener la información almacenada, dado que la carga del capacitor solo dura unos pocos milisegundos. Finalmente, asigna como tarea investigar diferentes tecnologías de memoria RAM.
Este documento describe el funcionamiento de la memoria RAM dinámica (DRAM). Explica que la DRAM está formada por celdas de capacitores cuyo estado de carga representa un nivel lógico. Detalla los procesos de escritura, lectura y refresco necesarios para mantener la información almacenada, dado que la carga del capacitor solo dura unos pocos milisegundos. Finalmente, asigna como tarea investigar diferentes tecnologías de memoria RAM.
Unidad 1. Memorias Ing. Alejandro Arcos Pichardo Circuitos Lgicos II
RAM Dinmica (DRAM). Esta memoria est formada por celdas implementadas con capacitores, cuyo estado de carga representa el nivel lgico almacenado.
Unidad 1. Memorias Ing. Alejandro Arcos Pichardo Circuitos Lgicos II
RAM Dinmica (DRAM). Esta memoria est formada por celdas implementadas con capacitores, cuyo estado de carga representa el nivel lgico almacenado.
MOSFET
Unidad 1. Memorias Ing. Alejandro Arcos Pichardo Circuitos Lgicos II
RAM Dinmica (DRAM). El trmino Dinmica se refiere a que para mantener la informacin almacenada, se requiere un mecanismo que refresque la carga del capacitor, debido a que solo permanece cargado un corto tiempo.
Unidad 1. Memorias Ing. Alejandro Arcos Pichardo Circuitos Lgicos II
ESCRITURA DE 1 LGICO.
a) R/W=0; activa buffer de entrada
b) DIN=1 c) Fila=1; para seleccionar al 5v elemento de memoria (8 celdas)
+ Esto permite que el capacitor se
- cargue, almacenando 1 lgico 0v 5v 5v
Unidad 1. Memorias Ing. Alejandro Arcos Pichardo Circuitos Lgicos II
ESCRITURA DE 0 LGICO.
a) R/W=0; activa buffer de entrada
b) DIN=0 5v c) Fila=1; para seleccionar al elemento de memoria (8 celdas)
La descarga del capacitor
0v almacenando 0 lgico 0v 0v
Unidad 1. Memorias Ing. Alejandro Arcos Pichardo Circuitos Lgicos II
LECTURA.
a) R/W=1; activa buffer de salida
b) Fila=1; para seleccionar al 5v elemento de memoria (8 celdas)
En el buffer de salida se mostrar el
+ estado lgico 0 1, dependiendo del 5v 5v - estado de carga del capacitor. 5v
Unidad 1. Memorias Ing. Alejandro Arcos Pichardo Circuitos Lgicos II
REFRESCO.
a) R/W=1; activa buffer de salida
5v b) Fila=1; para seleccionar al 5v elemento de memoria (8 celdas) c) Refresco=1
+ El buffer de salida se activa; el
5v 5v - transistor conduce y el estado de 5v carga del capacitor se aplica a la entrada del buffer de refresco, lo cual permite mantener cargado al capacitor. El capacitor debe ser refrescado cada 2 milisegundos como mximo. Unidad 1. Memorias Ing. Alejandro Arcos Pichardo Circuitos Lgicos II Tarea: Investigar las tecnologas siguientes:
FPM DRAM EDO DRAM BEDO DRAM SDRAM SDR DDR DDR2 DDR3
Unidad 1. Memorias Ing. Alejandro Arcos Pichardo Circuitos Lgicos II