INSTITUTO TECNOLOGICO DE PIEDRAS NEGRAS

INGENIERIA EN MECATRONICA

DISEO DIGITAL CON VHDL

TRABAJO 3

DIFERENCIAS ENTRE CYCLONE II EP2C5 Y

EP2C50

EVERARDO PECINA HERNANDEZ 13430042

ING. MIGUEL MARTNEZ ESPINOZA

LUNES 20 DE FEBRERO DEL 2017

El FPGA (Field Programmable Gate Array) es un arreglo de celdas lgicas (LC)
comunicadas unas con otras y con entradas y salidas via lneas dentro de canales
de enrutamiento o de comunicacin, tal como se aprecia en la siguiente imagen:
La creacin de funciones lgicas se realiza uniendo las celdas lgicas necesarias
de acuerdo con las capacidades deseadas de la funcin. Se reconocen
principalmente dos tecnologas de fabricacin de dispositivos FPGA:
SRAM (SRAM Static Random Access Memory consiste en FPGAs con
menos lneas y conexiones y tienden a tener celdas lgicas mas grandes
con entradas y salidas a numero de compuertas en la celda).
Antifuse (Son FPGAs que tienen estructuras de enrutamiento con muchos
elementos, tienden a tener celdas lgicas mas pequeas con mas entradas
y salidas relativas al numero de compuertas en la celda).
El tipo de tecnologa influye en el diseo de los canales de comunicacin y estos a
su vez influyen en el diseo de las celdas lgicas.
El FPGA de la familia Cyclone II altera incluye una serie de dispositivos de
diferentes capacidades pero con una arquitectura comn; algunas de las
caracteristicas principales se ennumeran a continuacin:
Arquitectura de alta densidad con 4608 a 68416 elementos lgicos (LE).
Bloques embebidos de memoria RAM llamados M4K: 4096 bits de memoria
por bloque, incluyendo 512 bits de paridad y se pueden configurar en
diferentes tipos de acceso y longitudes de palabra. En total se tienen hasta
1.1 Mbits de RAM, hasta 260 MHz de operacin.
Multiplicadores embebidos. De 18x18 bits configurables a dos
multiplicadores de 9x9 y hasta 250 MHz de rendimiento.
Soporte avanzado de E/S, con una cantidad muy verstil y flexible de
compatibilidad con diversos estndares.
Circuitos flexibles para el manejo de reloj: hasta 402.5 MHz de rendimiento,
hasta 4 PLL (Phase Lock Loop) y hasta 16 lneas de reloj globales.
Configuracion del FPGA en diferentes modos: serial activo, serial pasivo y
JTAG y en diferentes niveles de voltaje (3.3V 2.5V y 1.8V).
A continuacin se muestra la arquitectura de un cyclone II:
En la siguiente tabla se muestra la diferencial estructural entre los FPGA miembros
de la familia Cyclone II en funcin de sus componentes internos:
El circuito PLL es un sistema realimentado

cuyo objetivo principal consiste en la generacin de una seal de salida con

amplitud fija y frecuencia coincidente con la de entrada, dentro de un margen
determinado. Comprende tres etapas fundamentales:
Comparador de fase (CF). Suministra una salida que depende del valor absoluto
del desfase entre las seales de salida y de entrada.
Filtro pasa-bajo (PL). Destinado a la transmisin de la componente de baja
frecuencia de la salida de la etapa anterior.
Oscilador controlado por tensin (VCO). Genera la tensin de salida, con
frecuencia dependiente de la tensin de salida del filtro PL.