MICROELECTRNICA

LABORATORIO N 1

INDICACIONES PARA LOS LAYOUTS:

- El rea debe aproximarse a un cuadrado.

- Agrupar todos los transistores tipo P en un slo N-WELL.
- Usar la capa de polisilicio (rojo) para formar transistores y
excepcionalmente solo para conexiones muy cortas.
- Usar metal 1, metal 2, para las conexiones.
-Verificar el DRC desde el inicio y mantener dimensiones mnimas.
- Realizar la simulacin funcional con seales que sean menor de la
MITAD de la frecuencia mxima de operacin (la inversa del retardo
mximo).
-Unir con capa de metal la entrada o salida del mismo nombre para
sea un solo pin I/O.

IMPORTANTE:
El laboratorio es individual.

El Informe Previo debe enviarse por e-mail el da anterior para

proceder a su revisin en Laboratorio.

El Informe Final impreso debe ser entregado al INICIO del laboratorio

para proceder a su revisin.

Esta prohibido copiar las respuestas y/o los Layout.

DURACIN: 02 SEMANAS (la primera semana se revisa el 50%)

1
 INFORME PREVIO

Resolver las preguntas planteadas (1-5) y que sern REVISADAS junto con el Informe Final.
Enviar simultneamente (ralarconm@unmsm.edu.pe, ramatutti@gmail.com, poner en el
ASUNTO: MICROELECTRONICA..) el Informe Previo en formato Word, NO es
necesario imprimir, mximo 20 hojas y adjuntar los archivos MSK.

1) OBLIGATORIA: Presentar en laboratorio el LAYOUT del inversor realizado por Ud.

Considerar para el layout el esquema de la Fig. A y la Fig. B del diagrama de barras
(STICK). Tratar de conseguir un layout de dimensiones mnimas. Mostrar y describir las
vistas de corte 2D y 3D.

2) OBLIGATORIA: Para el LAYOUT del inversor (muestre el procedimiento empleado):

-Hallar la frecuencia MXIMA de operacin.
-El rea ocupada del layout.

3) OBLIGATORIA: Para el LAYOUT del inversor, extraer la descripcin CIR (Spice) y

la descripcin CIF (Caltech Intermediate Form) del inversor. En cada caso, establecer las
reglas principales de sintaxis y describir sus contenidos. Buscar en Internet la
informacin necesaria.

-En base al archivo (*.cir) y USANDO la vista del layout de su inversor, mediante
lneas punteadas, indique las dimensiones de L, W, identifique las capacidades parasitas
hacia GND desde los nodos (G, D, S) y sus valores respectivos. Ver figura A.

-En base al archivo (*.cif) y USANDO la vista del layout de su inversor, mediante
lneas punteadas, identifique los valores de las coordenadas (X,Y) que definen las capas
de polisilicio, difusiones, contactos y metal. Ver figura A.

4) OBLIGATORIA: Presentar en laboratorio el LAYOUT de la puerta NAND.

Considerar para el layout el esquema de la Fig. C, hacer su diagrama de barras (STICK).
Tratar de conseguir un layout de dimensiones mnimas. Mostrar y describir las vistas de
corte 2D y 3D.

5) Para circuitos digitales MOS mostrados en las Figuras 1, 2,3. Analizar y determinar la
funcin lgica de salida de los circuitos. Presentar el LAYOUT (manual) como mnimo
de UNO de ellos y corroborar su funcin lgica mediante simulacin.
Medir el REA del layout y hallar la frecuencia MXIMA de operacin.

INFORME FINAL

Se revisara en computador cada LAYOUT realizado por el alumno junto con el Informe Final
impreso (mostrando los Layout realizados), mximo 10 hojas.
Usar CMOS 0.25 micras CMOS 0.12 micras. Fuente de tensin: 5V 2.5V.

2
 Out

GND
V DD

In

FIG. B DIAGRAMA DE BARRAS (STICK)

FIG. A LAYOUT DEL INVERSOR CMOS 3

FIG. C LAYOUT NAND 2 ENTRADAS (para completar)

4
 S

In2

/S F

In1

S
S S F

VDD

GND

In1 S S In2

CIRCUITO y su LAYOUT ( para completar)

5
FIG. 1
FIG. 2

6
FIG. 3