4.6. Demultiplexoare.

Aplicaii
4.6.1. Structur i mod funcionare

Aceste circuite, denumite i decodificatoare (prescurtat, DCD) se folosesc

pe scar larg n alctuirea unor sisteme complexe. n fig.4.28 este prezentat
schema bloc general a unui demultiplexor, notat prescurtat DMUX.

Fig.4.28. Schema bloc general a unui demultiplexor

Pentru evidenierea mai clar a tipului de semnal (intrare sau ieire), n

aceast schem s-au folosit sgei care indic sensul. n reprezentrile ulterioare se
va renuna la astfel de sgei. Notaiile introduse pentru diversele semnale care
intervin ntr-un demultiplexor au fost alese astfel nct s fie ct mai sugestive,
chiar dac n circuitele reale apar unele diferene de notare.
Se disting urmtoarele categorii de semnale:
n semnale de selecie, notate Sn-1, ..., S1, S0;
2n semnale de ieire , notate O2n-1, ..., O1, O0 (litera O provine de la
cuvntul output=ieire);
un semnal de activare, notat CS (supralinierea indic faptul c circuitul
este activat dac acest semnal are valoarea logic 0).
Principiul de funcionare al circuitului este urmtorul:
dac nu se asigur condiia de activare, toate ieirile au starea logic 1,
indiferent de starea semnalelor de selecie;
dac se asigur activarea, o singur ieire trece n 0, i anume, cea
selectat prin setul Sn-1, ..., S1, S0.
n raport cu notaiile de mai sus, regula conform creia se selecteaz o
anumit intrare este cea natural: indicele intrrii selectate este egal cu echivalentul
zecimal al numrului binar natural avnd cifrele date de starea celor n semnale de
selecie, cu Sn-1 considerat ca fiind cel mai semnificativ bit. Aceast regul este
descris prin urmtoarele relaii, care definesc funciile logice ale ieirilor n
condiii de activare a DMUX:
O0 = S n 1 S n 2 ....S1 S 0
O1 = S n 1 S n 2 ....S1 S 0
.................. (4.23)
O n = S n1S n2 ....S1 S 0
2 1

1
 Aceste relaii pot fi transformate uor ntr-o form de tip disjunctiv prin
aplicarea teoremei De Morgan corespunztoare. Este preferabil ns forma (4.23)
deoarece pune n eviden faptul c ieirile DMUX sunt generate cu ajutorul unor
pori NAND, ceea ce corespunde de fapt cu structura intern a circuitului. Dat fiind
faptul c sub semnul de negaie global apar toi mintermenii unei funcii avnd
variabilele Sn-1, ..., S1, S0 , se poate spune c DMUX calculeaz la nivelul ieirilor
complementul acestor mintermeni. Rezult descrierea concentrat a funciilor de
ieire:
O j = P j pentru j = 0,1,...,2 n - 1 (4.24)
Se practic, similar modelului introdus la MUX, o convenie de specificare
a dimensiunii unui DMUX printr-o form de tipul n:2n . n fig.4.29 se prezint
structura unui DMUX de tip 2:22 i alturat, tabelul de adevr al funciilor de ieire,
n care prin "x" s-a notat o valoare indiferent 0 sau 1.

Fig.4.29. Structura unui DMUX de tip 2:4

Raiunea existenei perechilor de inversoare pe cile de recepie a seleciei

este aceeai ca i n cazul MUX, i anume, limitarea fan-out-ului circuitelor care
genereaz semnalele respective. Se observ c dac nu se respect condiia de
activare, toate porile I-NU au cel puin o intrare n 1 i deci toate ieirile vor avea
valoarea 1. Dac semnalul de activare este pe nivel cobort, sunt create condiiile
pentru ca una dintre cele 22 pori I-NU s aib toate intrrile n 1 i deci s
produc la ieire valoarea 0.
Se poate spune c, n stare activ, DMUX distribuie valoarea logic 0, deci
valoarea semnalului de activare, pe una din cele 2n ieiri. De aici i denumirea de
decodificator atribuit circuitului: DMUX decodific numrul binar natural format
din cele n semnale de selecie prin activarea ieirii avnd indicele egal cu
echivalentul zecimal al numrului binar Sn-1...S1S0.
Prin prisma acestei descrieri a funcionrii, este de remarcat dualitatea
funciilor ndeplinite de MUX i DMUX n condiii de activare. n timp ce un
MUX transmite pe o cale de ieire unic o intrare selectat din 2n posibile, un

2
DMUX transmite la una din cele 2n ieiri o intrare unic, reprezentat de semnalul
de activare.
Observaie. Uneori, circuitele demultiplexoare orientate spre funcia de
decodificare sunt prevzute cu mai multe semnale de activare, de regul,
dou sau trei. Condiia de activare implic o funcie I ntre aceste
semnale. De exemplu, un circuit decodificator utilizat pe scar larg
pretinde pentru activare prezena simultan la un pin a unui semnal logic 1
i la ali doi pini a unor semnale logice 0. Raiunea unei astfel de condiii
multiple de activare rezid n creterea versatilitii decodificatorului, cu
efecte favorabile n ceea ce privete simplificarea schemei n care acesta
este inclus.

4.6.2. Decodificarea adreselor (selectarea circuitelor)

Funcia de decodificare specific DMUX i gsete numeroase aplicaii,

motiv pentru care seria de exemple va fi deschis printr-o schem care ilustreaz
modul n care se aloc adrese distincte unor circuite. n particular, se va considera
cazul n care mai multe circuite au ieirile legate rigid la o magistral comun i
sunt prevzute cu posibilitatea trecerii n starea de nalt impedan. Dup cum s-a
menionat anterior, condiia de funcionare a unei astfel de configuraii este ca la un
moment dat cel mult un circuit s fie activat, iar celelalte s aib ieirile n starea
de nalt impedan.
Activarea circuitului dorit, denumit i selectarea sa, se face prin
transmiterea ctre un pin dedicat a unui semnal binar. De regul, pentru activare
acest semnal trebuie s aib valoarea logic 0, motiv pentru care numele su apare
supraliniat. De exemplu, se folosete notaia CS (Chip Select) pentru indicarea
pinului i a numelui semnalului prin care se face selecia. Alocarea unei adrese
fiecrui circuit revine la asigurarea transmiterii spre pinul de selecie a semnalului
logic 0 atunci cnd se genereaz un set de semnale care definesc adresa respectiv.
Cum un DMUX de tip n:2n genereaz un semnal logic 0 la o ieire aleas prin n
semnale de selecie, este clar c se poate utiliza un astfel de circuit pentru a
decodifica o adres definit printr-un set de semnale binare, respectiv, a transforma
adresa ntr-un singur semnal binar. n fig.4.30 este ilustrat principiul decodificrii
adresei, considernd un caz extrem de simplu, n care se pune problema selectrii
unui circuit dintr-un grup de opt care funcioneaz n paralel la ieire. Calea
comun spre care este dirijat setul de ieiri generat de circuitele legate n paralel
este notat DBUS (engl.Data Bus=magistral de date) i este format dintr-un
numr de linii, de regul, multiplu de opt.

3
 Fig.4.30. Decodificarea adreselor cu ajutorul unui DMUX

Modul de conexiune a ieirilor DMUX la pinii de selecie ai circuitelor

figurate asigur o alocare natural a adreselor proprii fiecruia: U0 are adresa
A2A1A0=000, U1 are adresa 001 etc., sau n zecimal, adresa 0, 1, etc. n exemplul
considerat, DMUX este n permanen activ, intrarea sa de activare fiind legat
rigid la mas. Flexibilitatea schemei poate fi mrit prin controlul cu ajutorul altui
circuit al semnalului de activare al DMUX. Se poate astfel stabili un regim de
funcionare n care nici unul din circuitele Ui s nu fie activat, ceea ce ofer
posibilitatea utilizrii magistralei de date de ctre un alt circuit, selectat la rndul
su printr-o schem de decodificare a adresei.
De menionat faptul c activarea unui circuit se face printr-un semnal logic
zero, deoarece n acest fel se evit situaia apariiei defeciunilor n cazul
ntreruperii traseului de conexiune la pinul de selecie. Aceasta deoarece, de cele
mai multe ori, o intrare lsat n gol prin ntreruperea conexiunii este echivalent
cu aplicarea unui semnal logic 1 i deci ar conduce la activarea permanent i
necontrolat a circuitului respectiv.

4.6.3. Implementarea funciilor logice

Relaia (4.24) sugereaz faptul c un DMUX poate fi utilizat pentru

realizarea fizic a unei funcii logice. ntr-adevr, cum la ieirile unui DMUX se
obin toi mintermenii negai ai unei funcii logice avnd un numr de variabile
egal cu numrul intrrilor de selecie, rezult c sunt create condiiile pentru a
rezolva problema menionat. Spre deosebire de cazul utilizrii MUX n acela
scop, de data aceasta este necesar o poart NAND sau AND suplimentar. Pe de
alt parte, cu un singur DMUX i mai multe pori NAND sau AND, se pot
implementa mai multe funcii logice avnd acelai numr de variabile, n timp ce
cu ajutorul unui MUX se poate implementa o singur funcie logic.
Exemplul 4.4. S presupunem c trebuie realizat fizic funcia logic de trei
variabile, a crei FND scris n form concentrat este:
f ( A, B, C ) = P6 + P3 + P1

4
n care indicii mintermenilor corespund considerrii n tabelul de adevr a
variabilelor n ordinea A,B,C. Conform celor de mai sus, pentru implementarea
acestei funcii este necesar un DMUX de tip 3:8.
Schema de implementare (vezi fig.4.31) este justificat de urmtoarele
echivalene:
f = f = P6 + P3 + P1 = P6 P3 P1
Este evident c se poate folosi acelai DMUX i pentru realizarea altor
funcii de trei variabile, adugnd pori NAND atacate cu ieirile DMUX adecvate.

Fig.4.31. Implementarea funciei logice din exemplul 4.4

Observaie. Realizarea prezentat corespunde n fapt relaiei (2.26),

respectiv, exprimrii FND a unei funcii folosind numai operatorul NAND.
ntr-adevr, dac se face abstracie de inversoarele din componena DMUX
(care, de altfel, sunt i ele realizabile tot prin pori NAND), ntreaga
schem de implementare uzeaz numai de pori de acest tip.
O alt soluie de implementare a aceleiai funcii pornete de la
considerarea FND a funciei negate. n expresia acesteia intervin mintermenii care
lipsesc n FND a funciei originale:
f = P7 + P5 + P4 + P2 + P0
Negnd ambii membri ai acestei egaliti, se obine expresia echivalent
pentru funcia f :
f = P7 P5 P4 P2 P0 ,
care indic n mod clar faptul c implementarea este asigurat dac se atac o
poart AND cu ieirile DMUX avnd indicii mintermenilor negai.
n concluzie, tehnica exemplificat mai sus demonstreaz utilitatea unui
DMUX cu n intrri de selecie n rezolvarea problemei implementrii unei funcii
logice de n variabile. La fel ca i n cazul realizrii unei funcii cu ajutorul MUX,
nu este vorba de o soluie care asigur o implementare minimizat, dar prezint
avantajul utilizrii unei structuri standard. Sub rezerva necesitii porii
suplimentare care preia ieirile necesare ale DMUX, se poate spune c i acest
circuit este un circuit universal, atribut evideniat n cazul MUX. n ceea ce
privete opiunea recomandabil ntre cele dou variante ilustrate mai sus, cu o

5
poart NAND sau cu o poart AND, n principiu, se poate afirma c trebuie aleas
aceea care comport o poart final cu mai puine intrri, adic:
soluia cu poart NAND, dac tabelul de adevr al funciei conine mai
multe valori 0 dect valori 1;
soluia cu poart AND, dac tabelul de adevr al funciei conine mai
multe valori 1 dect valori 0.
Totui, din motive de uniformitate i innd cont de efectul favorabil al
prevederii de circuite inversoare n realizarea CLC, n problemele care comport
realizarea mai multor funcii de aceleai variabile folosind un singur DMUX, n
mod frecvent se adopt soluia cu pori NAND. Un exemplu concludent n acest
sens va fi analizat n subcapitolul urmtor.